核心思路：用D触发器构成移位寄存器，输出循环序列

2倍分频

最简单，只用生成01的循环脉冲

always @ (posedge clk or posedge rst)
begin
if (rst)
O_clk <= 0;
else
O_clk <= ~O_clk;
end

9倍分频

输出000001111循环脉冲，实现占空比非50%的9分频。

如果要求占空比为50%的9分频电路，就用下降沿的D触发器打一拍，将两个信号相或后输出即可。

禾赛科技手撕代码 50%占空比 3分频

    将D触发器的D端连接D触发器的输出QN端，就构成了一个由D触发器形成的2分频电路。多个D触发器级联得到4、8、16分频。

代码如下所示： 

module D_ff_4div(clkin,reset_n,clkout);
    input clkin,reset_n;
    output clkout;
    wire in1,in2,clkin_2;
    reg out;
    reg clkout_1;
    assign in1=~clkout_1;
    assign clkin_2=clkout_1;
    assign in2=~out;
    assign clkout=out;

 always@(posedge clkin)   //由第一个D触发器构成的2分频程序；
 begin
     if(!reset_n)
     begin
       out<=0;
       clkout_1<=0;
     end
    else
      clkout_1<=in1;
 end


 always@(posedge clkin_2)   //由第二个D触发器构成的2分频程序，时钟输入为上面的输出；
 begin
     if(!reset_n)
       out<=0;
     else
       out<=in2;
 end
 endmodule

一：D触发器介绍：_zhjysx的博客-CSDN博客https://blog.csdn.net/zhjysx/article/details/122455166?spm=1001.2014.3001.5501二：D触发器做二分频器解析：_zhjysx的博客-CSDN博客https://blog.csdn.net/zhjysx/article/details/122456074?spm=1001.2014.3001.5501三：由二分频器制作四进制计数器_zhjysx的博客-CSDN博客https://blog.csdn.net/zhjysx/article/details/122456453?spm=1001.2014.3001.5501四：由四进制计数器制作三进制计数器_zhjysx的博客-CSDN博客https://blog.csdn.net/zhjysx/article/details/122457392?spm=1001.2014.3001.5501

目录

线路图：

线路图分析：

工作状态分析：

效果总结：

线路图：

线路图分析：

用一个信号源接在D触发器的CLK端，给触发器提供信号

将Q'(Q非)端接在D端(触发器输入端)

SET和RESET接高电平

工作状态分析：

简单来说：该触发器在上升沿时，Q就会读取同时刻D的值并输出，其余时刻保持。

在时序图中: 第一个上升沿出现时，Q由0翻转为1，并保持至下一个上升沿。

由时序图也可得出结论：Q为原来输入的CLK波形周期的两倍。

效果总结：

D触发器构成的二分频器，将原来输入端的周期时长扩大到了原来的两倍。

用场效应管搭建13进制触发器_zhjysx的博客-CSDN博客https://blog.csdn.net/zhjysx/article/details/122521872?spm=1001.2014.3001.5502