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  • Xilinx ISE 10.1 的注册码(SN)亲测可用。 ip核的破解文件及使用说明,亲测可用。 供大家参考。
  • 10多年前用的Xilinx ISE 10.1安装软件25位用户ID码。
  • 目前,市面上销售的PC,尤其是笔记本,携带的操作系统...ISE10.1在win7系统下,其自带的仿真器便不可用。网上有人分享经验,说可配合modelsim来使用。下面便是我在win7系统下安装及使用ISE 10.1和modelsim的经验总结。
  • XILINX ISE10.1 网盘链接和提取码,内带可用SN,适合型号比较老的xilinx芯片以及部分国产替代芯片
  • Xilinx ISE 10.1安装序列号

    热门讨论 2010-02-11 19:17:46
    Xilinx ISE 10.1安装序列号
  • xilinx ISE10.1全功能序列号

    热门讨论 2011-09-21 16:33:33
    xilinx ISE10.1全功能序列号,绝对有效的~
  • ISE10.1 IP license 以及 破解方法,供大家参考使用。
  • Xilinx ISE 10.1 Register ID(注册码)

    热门讨论 2010-07-15 11:00:48
    Xilinx ISE 10.1 Register ID(注册码),本人已经使用过,可以放心下载使用!
  • 在使用ISE10.1的时候发现无法添加.cdc文件,百度查了很久才发现ISE10.1 中chipscope是需要独立安装的,呵呵! 有需要可以去下载官网下载地址ISE10.1 下面的Chipscope pro !安装在原来的ISE10.1的目录下,这样就可以...

    在ISE版本中,除了XILINX官网最新的ISE14.7(win10版),其他版本和win10系统一直都是不兼容的,win10系统下的ISE10.1 是无法正常安装的,导致在使用ISE10.1的时候无法添加.cdc文件,即使安装了独立chipscope( 有需要可以去下载官网下载地址ISE10.1 下面的Chipscope pro !安装在原来的ISE10.1的目录下,这样就可以在原来的工程下添加新的cdc文件啦!),但是在后续的调试中,chipscope也是无法找到cable,无法在线调试!
    最好的办法就是使用虚拟机,在winxp或win7上使用ISE10.1,所有的功能才可以正常使用!

    展开全文
  • ISE10.1使用教程

    2011-08-02 14:59:26
    ISE10.1经典使用教程,步骤简单清楚
  • ISE10.1 序列号

    热门讨论 2012-01-13 09:06:09
    ISE10.1 的序列号 ,无限制的 可以直接使用FPGA
  • 除了上一节中介绍的Tcl的脚本管理功能之外,通过ISE 10.x工具的Tcl Shell还可以执行几乎所有的综合、布局布线、仿真,以及参数和设计环境设置等操作。以下介绍一些主要命令。 1.工程管理类(project) 该类命令的...
  • ISE10.1 注册码

    2019-02-17 20:21:24
    该文件为ISE10.1注册码,用于xilinx ISE design suite软件安装注册使用
  • Xilinx ISE10.1全功能序列号,可以用,输入其中的25位字母或数字即可。
  • Xilinx ISE 10.1

    热门讨论 2009-07-19 14:08:32
    Xilinx ISE 10.1 Xilinx.ISE.Design.Suite.v10.1
  • 关于xilinx ise10.1与modelsim仿真库编译(2011-08-21 01:00:39)转载▼标签:杂谈 分类: FPGA 首先介绍一下Xilinx几个主要的仿真库(路径:D:\Xilinx\11.1\ISE\verilog\src\) 1. Unsim文件夹:Library of Unified...

    关于xilinx ise10.1与modelsim仿真库编译
    (2011-08-21 01:00:39)
    转载▼
    标签:
    杂谈
    分类: FPGA

    首先介绍一下Xilinx几个主要的仿真库(路径:D:\Xilinx\11.1\ISE\verilog\src\)

    1. Unsim文件夹:Library of Unified component simulation models。仅用来做功能仿真,包括了Xilinx公司全部的标准元件。每个元件使用一个独立的文件,这样是为了方便一些特殊的编译向导指令,如`uselib等。

    2. XilinxCoreLib: CORE Generator HDL Library model。仅用来做功能仿真,包括了使用Xilinx Core Generator工具产生的IP仿真模型,例如FIFO等。

    3. SIMPRIM: Library of generic simulation primitives。用来做时序仿真或者门级功能仿真。

    4. SmartModel:用来模拟非常复杂的一些FPGA设计,其中用到了Power PC或者RocketIO等。

    我们一般只用其中的三个库:simprims,unisims,xilinxcorelib。

     

    安装ISE10.1, 没什么需要注意的。(有问题可以留言)

    安装Modelsim,装好后需要做的事:

    1、在C盘中建一个叫flexlm的文件夹,将keygen中的LICENSE.txt的文件放到上述文件夹中(将原来的删了重新产生)

    2、右键我的电脑--属性--环境变量,新建环境变量,名LM_LICENSE_FILE,值C:/flexlm/LICENSE.TXT;

    3、在你的安装路径中将一个叫modelsim.ini文件的属性的“只读”去掉。


    方法一:

    1、在modelsim安装目录下新建一个文件夹(如xilinx_libs),用来放xilinx编译的库文件,供modelsim调用的。

    2、编译xilinx库文件:

    运行—cmd:调出“命令提示符”,在DOS环境输入compxlib按回车,或者C:\Xilinx\10.1\ISE\bin\nt\compxlib.exe,打开compxlib.exe,一路默认确定即可...,会自动弹出可视化界面。一步一步默认即可,到需要选择编译的库所要到达的文件夹(output directory for compiled libraries)的时候选择刚才新建的文件夹。做之前确定modelsim.ini文件的属性的“只读”已去掉。

     

    方法二:
    如果你在DOS环境下输入compxlib不能自动跳出编译的界面,可以尝试下面的方法:

    1在DOS环境输入“compxlib -s mti_se -f all -l all -o C:\modeltech_6.2b\xilinx_libs -p C:\Modeltech_6.2b\win32

    其中第一个路径是在modelsim安装路径中自己新建的文件夹xilinx_libs(也可以是其他名字),用来放编译后的xilinx库文件。第二个路径就是在安装路径中的min32文件夹所在路径。

    2 注意:如果在输入上述命令后出现错误(compxlib不是内部或外部命令)时,可以设置一下路径“set path=D:\Xilinx\10.1\ISE\bin\nt”其中的路径可在xilinx的安装路径中找到

     

    3、如果编译完成后,打开modelsim发现左边栏里库没有增加,但是你之前用来放库文件的文件夹xilinx_libs中已有库,就需要手动改变modelsim.ini文件,添加已编译好的库。如下:

    [Library]

    std = $MODEL_TECH/../std

    ieee = $MODEL_TECH/../ieee

    verilog = $MODEL_TECH/../verilog

    vital2000 = $MODEL_TECH/../vital2000

    std_developerskit = $MODEL_TECH/../std_developerskit

    synopsys = $MODEL_TECH/../synopsys

    modelsim_lib = $MODEL_TECH/../modelsim_lib

    sv_std = $MODEL_TECH/../sv_std

    mtiAvm = $MODEL_TECH/../avm

    mtiOvm = $MODEL_TECH/../ovm-2.0.1

    mtiUPF = $MODEL_TECH/../upf_lib

    mtiPA = $MODEL_TECH/../pa_lib


    UNISIMS_VER = D:\modeltech_6.5b\xilinx_libs\unisims_ver
    SIMPRIMS_VER =D:\modeltech_6.5b\xilinx_libs\simprims_ver
    XILINXCORELIB_VER = D:\modeltech_6.5b\xilinx_libs\xilinxcorelib_ver
    CPLD_VER = D:\modeltech_6.5b\xilinx_libs\cpld_ver
    UNI9000_VER = D:\modeltech_6.5b\xilinx_libs\uni9000_ver
    UNISIM = D:\modeltech_6.5b\xilinx_libs\unisim
    SIMPRIM = D:\modeltech_6.5b\xilinx_libs\simprim
    XILINXCORELIB = D:\modeltech_6.5b\xilinx_libs\xilinxcorelib
    CPLD = D:\modeltech_6.5b\xilinx_libs\cpld
    EDK =D:\modeltech_6.5b\xilinx_libs\edk
    SECUREIP=D:\modeltech_6.5b\xilinx_libs\secureip
    UNIMACRO=D:\modeltech_6.5b\xilinx_libs\unimacro
    UNIMACRO_VER=D:\modeltech_6.5b\xilinx_libs\unimacro_ver

    前面几行是其中本来有的,后面的几行是我自己手动加进去的

     

    方法三:

    所以下面主要介绍直接利用Modelsim编译Xilinx库,并进行仿真的流程。

    Step1:在Modelsim的安装路径下建立一个文件夹,用来存储编译后的库文件。

    Step2:打开Modelsim,更改路径为xilinx_lib

    Step3:新建一个库,命名为xilinx_unisims,用来存放unisims库编译后的文件。

    Step4:将unisims库文件编译到xilinx_unisims库中。选择Compile

    在Library选择刚创建的xilinx_unsims库,查找范围为D:\Xilinx\11.1\ISE\verilog\src\unisims,然后全选所有文件,点击右下角Compile进行编译

    编译完成后可以看到unisims库的文件都被编译到xilinx_unsims库中去了。

    Step5:按照Step4的方法创建xilinx_corelib和xilinx_simprims两个库,分别将XilinxCoreLib和simprims文件夹的文件编译到这两个库中去。编译完成后可以看到Library中多出了刚才创建的三个库。

    Step6:在安装目录下找到modelsim.ini文件,关掉它的只读属性,并添加以下三个语句,将这三个库添加到默认库文件中去。

    添加完成后,保存,并把modelsim.ini改为只读。

    这样以后再次打开Modelsim以后就可以看到Library中多出了刚才创建的三个库。

    转载于:https://www.cnblogs.com/luoyanghero/p/5419209.html

    展开全文
  • xilinx ise 10.1 使用教程

    热门讨论 2010-05-26 08:25:52
    新手熟悉xilinx ise 10.1 开发环境的入门资料,资料中从 新建工程 以一个实例 ,开始介绍,对于初学者非常实用。
  • xilinx公司开发环境ISE10.1教程

    热门讨论 2011-04-10 20:43:47
    对XINLINX公司的软件ISE10.1的使用方法进行了详细的说明,很不错的教程。
  • ise10.1破解软件

    2015-04-30 19:13:50
    用于破解ise10.1软件,在下载完成后,此软件可破解ise10.1软件
  • ISE 10.1注册码

    2013-06-27 16:31:19
    IES10.1 注册码 liseces 序列号
  • ISE 10.1使用详解

    2012-09-09 12:00:26
    该文档可以教您一步步实现 ISE 10.1的使用。
  • ise10.1 注册码

    热门讨论 2010-05-08 00:02:19
    证实可用!有三个注册码,可以选择使用。我亲自试过,确实可用。有了这几个注册码,大家可以漫游fpga了啊!!
  • ise开发套件 ,版本ise10.1 下载速度很快,
  • 实验手册里要求的是使用8.2版本的 但是目前只能下载到10.1版本的ISE 创建工程的时候仿真器那一栏找不到实验手册要求的ISE Simulator选项 仿真无法成功进行 需要怎么解决
  • ISE10.1使用介绍

    2013-09-01 07:50:52
    ISE10.1关于XILINX软件使用的介绍,很适合初级入门学习,很好的文件,请大家多多支持。
  • 除了上一节中介绍的Tcl的脚本管理功能之外,通过ISE 10.x工具的Tcl Shell还可以执行几乎所有的综合、布局布线、仿真,以及参数和设计环境设置等操作。以下介绍一些主要命令。 1.工程管理类(project) 该类命令的...
  • ISE 10.1 注册码

    2012-03-28 09:59:52
    ISE 10.1 注册码,有需要的拿去吧
  • ISE Design Suit 10.1界面布局 1、创建工程 ---->点击File > New Project... ,在弹出的对话框按图填写 ---->点击Next ,在弹出的对话框按图填写 ---->一...

                                                                 ISE Design Suit 10.1界面布局

    1、创建工程

    ---->点击File > New Project... ,在弹出的对话框按图填写

     

     

    ---->点击Next  ,在弹出的对话框按图填写

    ---->一路点击Next,最后点击Finish

    2、建立HDL源文件---->以Verilog为例

    ---->右键单击工程管理区空白处,在弹出的快捷菜单里选择New Source...

    ---->在弹出的对话框点击Verilog Module,文件名写入counter,如图

    ---->按照下图进行填写

    ---->一路点击Next,最后点击Finish

    ---->源文件如图所示

    ---->使用代码模板完成设计

    ---->点击Edit Language Templates… 弹出Language Templates对话框,点击Window Tile
           Vertically使源码文件与模板文件同时可见,如图

    ---->点击“+”号,找到如下模板Verilog Synthesis Constructs Coding Examples Counters Binary

           Up/Down Counters Simple Counter 

    ---->点击Edit Use in File 或Use Template in File工具栏图标将模板复制到源文件里,如图

             

    ---->编辑代码文件,如下所示

    module counter(input CLOCK;
            input DIRECTION;
            output [3:0] COUNT_OUT;
            );
      reg [3:0] count_int = 0;
      always @(posedge CLOCK)
        if (DIRECTION)
          count_int <= count_int + 1;
        else
          count_int <= count_int - 1;
      assign COUNT_OUT = count_int;
    endmodule

    ---->按照图示设置为Implementation

    ---->选中源文件,如图所示

    ---->展开Synthesize - XST并双击Check Syntax,如图

    ---->仿真---->选中HDL文件如图

                  ---->点击Project New Source 并选中Test Bench WaveForm ,并按图填好

                  

                  ---->一路点击Next,然后点击Finish

                  ---->在弹出的对话框设置---->时钟频率---->25MHz

                                                        ---->建立时间---->10ns

                                                        ---->输出延迟时间---->10ns

                  ---->按照如图设置并点击Finish

        

                  ---->出现了波形图如图,蓝色的阴影代表输入建立时间

        

                  ---->选择Behavioral Simulation ,如图,可以查看仿真波形文件

        

                  ---->按照如图所示,双击Simulate Behavioral Model 运行仿真

        

                 ---->仿真结果如图---->根据波形图验证加减功能是否正确

                 ---->创建时序约束---->时序约束

                                             ---->时钟周期约束

                                             ---->偏移约束

                                             ---->选中Implementation,选择源文件counter,如图

                                            

                                             ---->按图所示双击Create Timing Constraints 生成用户约束文件(UCF)

                                            

                                             ---->弹出对话框询问是否添加到工程,点击是,counter.ucf被添加到对话框并自动打开约束编辑器

                                             ---->如下图填好

                                             ---->如图,点击Timing Constraints,查看并保存约束文件

                                             

                 ---->执行设计---->选择counter源文件,如图

                 

                 ---->双击View Design Summary 查看设计报告,如图

                 

                 ---->双击Implement Design 如图---->执行成功后,上面会有一个绿的检查标志

                 

                 ---->点击All Constraints Met 查看时序约束报告,如图

                 ---->指定引脚分配约束---->在Source Window选中counter源文件并双击Floorplan Area/IO/Logic - Post Synthesis
                        打开Xilinx Pinout and Area Constraints Editor 对话框,如图

                  

                 ---->选择Package View如图,并按图输入引脚名

                 ---->保存文件,选择XST Default <> ,并点击OK

                 ---->重新执行设计并验证引脚位置---->双击View Design Summary

                                                                     ---->选择Pinout Report 并选择Signal Name  栏进行排序

                                                                     ---->双击Implement Design 重新执行设计

                                                                     ---->双击Pinout Report 并选择Signal Name 栏进行排序,结果如图

                 ---->下载程序

     

    转载于:https://www.cnblogs.com/rowson/p/8945913.html

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  • 因为项目需要用到Xilinx的virtex-2型FPGA,不得已安装了一个比较老版本的ISE10.1,在与modelsim联合仿真时,出现 Load of failed: Bad DLL format! 这个错误Xilinx的官网是有解释的,如下: 归根结底,就是ISE10.1...

    因为项目需要用到Xilinx的virtex-2型FPGA,不得已安装了一个比较老版本的ISE10.1,在与modelsim联合仿真时,出现 Load of failed: Bad DLL format!
    这个错误Xilinx的官网是有解释的,如下:
    在这里插入图片描述
    归根结底,就是ISE10.1不能与64位的modelsim一起使用,必须使用32位的modelsim才能行!

    展开全文
  • ISE10.1快速入门实例

    2013-03-18 22:10:54
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