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  • (16)VHDL实现半加器与全加器
    2021-11-10 16:21:37

     (16)VHDL实现半加器与全加器

    1.1 目录

    1)目录

    2)FPGA简介

    3)VHDL简介

    4)VHDL实现半加器与全加器

    5)结语

    1.2 FPGA简介

    FPGA(Field Programmable Gate Array)是在PAL、GAL等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的,既解决了定制电路的不足,又克服了原有可编程器件门电路数有限的缺点。

    FPGA设计不是简单的芯片研究,主要是利用 FPGA 的模式进行其他行业产品的设计。 与 ASIC 不同,FPGA在通信行业的应用比较广泛。通过对全球FPGA产品市场以及相关供应商的分析,结合当前我国的实际情况以及国内领先的FPGA产品可以发现相关技术在未来的发展方向,对我国科技水平的全面提高具有非常重要的推动作用。

    与传统模式的芯片设计进行对比,FPGA 芯片并非单纯局限于研究以及设计芯片,而是针对较多领域产品都能借助特定芯片模型予以优化设计。从芯片器件的角度讲,FPGA 本身构成 了半定制电路中的典型集成电路,其中含有数字管理模块、内嵌式单元、输出单元以及输入单元等。在此基础上,关于FPGA芯片有必要全面着眼于综合性的芯片优化设计,通过改进当前的芯片设计来增设全新的芯片功能,据此实现了芯片整体构造的简化与性能提升。

    以硬件描述语言(Verilog或VHDL)所完成的电路设计,可以经过简单的综合与布局,快速的烧录至 FPGA 上进行测试,是现代 IC设计验证的技术主流。这些可编辑元件可以被用来实现一些基本的逻辑门电路(比如AND、OR、XOR、NOT

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    目的:用VHDL文本输入法设计并实现一个一位半加器。

     

    程序(使用quartus II软件进行编写)

    library ieee;
    use ieee.std_logic_1164.all;
    
    entity add1_half is
    	port(
    		Ai,Bi		:in std_logic;
    		So,Co		:out std_logic		--So半加和,Co进位输出
    		);
    end add1_half;
    
    architecture behave of add1_half is
    begin
    	process(Ai,Bi)
    	begin
    		So <= Ai xor Bi;
    		Co <= Ai and Bi;
    	end process;
    end behave;		
    

     仿真波形图

     

    展开全文
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    1.真值表

    2.逻辑电路

    3.端口

    4.VHDL语言
    4.1.表达1:

    library ieee;
    use ieee.std_logic_1164.all;
    
    entity h_adder is    
    	port (a,b:in STD_LOGIC;
    		   co,so:out STD_LOGIC);
    end h_adder;
    
    architecture fh of h_adder is
    signal sel:STD_LOGIC_VECTOR(1 downto 0);
      begin
        sel <= a&b;
    	 process(sel)
    	     begin
    		case sel is
    		    when "00"=>so<='0';co<='0';
    			 when "01"=>so<='1';co<='0';
    			 when "10"=>so<='1';co<='0';
    			 when "11"=>so<='0';co<='1';
    			 when others=>null;
    		end case;
    	 end process;
    end fh;
    

    4.2表达2:

    library ieee;
    use ieee.std_logic_1164.all;
    
    entity h_adder is    
    	port (a,b:in STD_LOGIC;
    		   co,so:out STD_LOGIC);
    end h_adder;
    
    architecture fh of h_adder is
    begin
      so <= not(a xor (not b));
      co <= a and b;
    end fh;
    
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    选了FPGA的课记录一下怎么搭建工程免得忘了

    1、先创建工程

    然后记得选ISim 要不然等会仿真的时候会让你使用modelsim的仿真器

    完成创建 Finish

    2、添加模块

    选择new source

    然后 VHDL Module

    接着输入下面的信息

    3、编写VHDL代码

    输入以下代码

    library IEEE;
    use IEEE.STD_LOGIC_1164.ALL;
    
    -- Uncomment the following library declaration if using
    -- arithmetic functions with Signed or Unsigned values
    --use IEEE.NUMERIC_STD.ALL;
    
    -- Uncomment the following library declaration if instantiating
    -- any Xilinx primitives in this code.
    --library UNISIM;
    --use UNISIM.VComponents.all;
    
    entity HalfAdder is
        Port ( a : in  STD_LOGIC;
               b : in  STD_LOGIC;
               carry : out  STD_LOGIC;
               sum : out  STD_LOGIC);
    end HalfAdder;
    
    architecture Behavioral of HalfAdder is
    
    begin
    carry <= a and b;
    sum <= a xor b;
    
    end Behavioral;
    
    

    检查语法

    检查语法  check syntax

    view RTL Schematic 

    双击上面那个 RTL Schematic   可以查看里面的原件    确认没问题后就 开始仿真

    4、仿真

    design 那里选择 simulation

    New Source

    创建teset bench

    然后写仿真的test bench   

    LIBRARY ieee;
    USE ieee.std_logic_1164.ALL;
     
    -- Uncomment the following library declaration if using
    -- arithmetic functions with Signed or Unsigned values
    --USE ieee.numeric_std.ALL;
     
    ENTITY test IS
    END test;
     
    ARCHITECTURE behavior OF test IS 
     
        -- Component Declaration for the Unit Under Test (UUT)
     
        COMPONENT HalfAdder
        PORT(
             a : IN  std_logic;
             b : IN  std_logic;
             carry : OUT  std_logic;
             sum : OUT  std_logic
            );
        END COMPONENT;
        
    
       --Inputs
       signal a : std_logic := '0';
       signal b : std_logic := '0';
    
     	--Outputs
       signal carry : std_logic;
       signal sum : std_logic;
       -- No clocks detected in port list. Replace <clock> below with 
       -- appropriate port name 
     
    
     
    BEGIN
     
    	-- Instantiate the Unit Under Test (UUT)
       uut: HalfAdder PORT MAP (
              a => a,
              b => b,
              carry => carry,
              sum => sum
            );
    
       -- Clock process definitions
    
    
       -- Stimulus process
       stim_proc: process
       begin		
          -- hold reset state for 100 ns.
          wait for 100 ns;	
    		a <= '0';
    		b <= '0';
    		wait for 100 ns;
    		a <= '0';
    		b <= '1';
    		wait for 100 ns;
    		a <= '1';
    		b <= '0';
    		wait for 100 ns;
    		a <= '1';
    		b <= '1';
    		wait for 100 ns;
    			
    
    
          -- insert stimulus here 
    
          wait;
       end process;
    
    END;
    

    确认语法

    开始仿真

    出来如下界面

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    展开全文
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空空如也

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半加器vhdl