精华内容
下载资源
问答
  • 数字ic设计项目
    2022-04-06 01:04:52

    待整理的小项目,
    APB_IIS verdi仿真环境
    模块除法器,奇偶分频,异步FIFO,RX,TX,
    每个模块都进行了验证,包括寄存器功能

    AXI_DMA Verdi环境
    AXI4_FULL ,AXI4_LITE,AXI4_STREAM;
    在Verdi中TB过
    准备进行原型验证

    apb_uart verdi
    rx ,tx ,baud rate
    tb过

    更多相关内容
  • 基础课程+实训项目 AMBA总线 AHB控制器设计 ekw
  • 包含典型电路源码,SPI,I2C,clk_div,等等。方便verilog初学者学习
  • 数字IC前端后端设计流程,本文档主要讲述了数字IC设计的流程,包括前端设计和后端设计的详细步骤。
  • 详解数字IC设计全流程

    千次阅读 2022-03-16 11:19:52
    数字IC设计流程写在前面数字IC设计的流程1. 项目需求2. 系统设计3. 前端设计4. 后端设计最后的总结 写在前面 时隔一年,我已经找完工作,正式转行数字IC。对于自己的未来,我很清楚,从事数字IC设计这个职业,对于我...

    写在前面

    时隔一年,我已经找完工作,正式转行数字IC。对于自己的未来,我很清楚,从事数字IC设计这个职业,对于我来说,即是机遇也是挑战。古人云,千里之行,始于足下。不积跬步无以至千里,不积小流无以成江海。借着最近一段时间写毕业论文的闲暇时光,我想,我也应该开始梳理自己的知识体系,夯实自己数字IC设计的基本功。

    数字IC设计的流程

    都说FPGA与数字IC很相似,但是实际上,数字IC主要是对于ASIC设计而言。因此,需要处理好FPGA开发与数字IC设计的异同。首先,梳理清楚数字IC的设计流程。

    1. 项目需求

    工程师的目标就是设计出一款技术先进的,具有市场竞争力,满足市场需求的产品。围绕这个目标,一般来说,需要有一部分人做市场调研,用数据分析市场当前的需求,热点和痛点。明确需求,结合公司的技术积累,开始制定自己的技术方案。

    2. 系统设计

    架构师的目标就是根据市场需求来制定芯片规格和技术参数,确定芯片的功能,并用算法进行模拟仿真,最后得出一个可行的技术方案,得到芯片的详细规格书。

    3. 前端设计

    1. RTL,又名register transfer level设计。也就是利用硬件描述语言,常见的有VHDL,Verilog HDL , System Verilog 等,对电路以寄存器之间的传输为基础进行描述。

    注意,这里的HDL为 Hardware Description Language, 因此,本质上是一种电路的描述语言,与C语言,C++语言存在本质的不同。

    语言输入工具

    • Summit 公司的 VisualHDL

    • Mentor 公司的 Renoir

    图形输入工具

    • Cadence的composer

    • viewlogic的viewdraw

    1. 功能仿真常见的有DV工程师完成,需要的搭建test bench来对电路的进行验证。检查编码设计的正确性,是否满足了制定的规格,需要反复迭代设计。

    仿真工具

    Verilog HDL

    • Mentor公司的Modelsim

    • Synopsys公司的VCS

    • Cadence公司的NC-Verilog、Verilog—XL

    VHDL

    • Mentor公司的Modelsim

    • Synopsys公司的VSS

    • Cadence公司的NC-VHDL、Leapfrog

    在综合之前的仿真称为前仿真,主要是功能仿真行为仿真逻辑仿真

    在版图设计完成后,还要在进行一次仿真,称为后仿真。也就是时序仿真

    1. 逻辑综合

    仿真通过后,进行逻辑综合,就是将HDL代码转译为门级网表。综合需要设定约束条件。也就是综合出来的电路,能够满足面积,时序等目标参数的设计标准。逻辑设计需要基于特定的综合库,不同库中,门基本标准单元的面积,时序参数是不一样的。因此,所选用的综合不同,综合出来的电路在时序,面积上也是有差异的。

    1. 综合工具

    逻辑综合工具:

    • Synopsys的Design Compiler, Behavial Compiler、 DC-Expert

    • Cadence的buildgates、Envisia Ambit®

    • Mentor的Leonardo

    1. STA(static timing analysis)静态时序分析。套用特定的时序模型,针对特定电路,分析其是否违反设计者给定的时序限制。

    时序分析属于验证范畴,主要是在检查在时序上的电路,检查电路是否存在建立时间和保持时间的违例。如果过时间违例,没有办法正常输出,不能实现特定的功能。

    STA工具

    • Synopsys的Prime Time。

    • Cadence的Pearl、Tempus

    • Mentor的SST Velocity

    7.形式验证

    从功能上对于综合后的网表进行验证,常用的就是的等价性检查方法,以功能验证的HDL设计为参考,对比综合后的网表功能。是否在功能上存在等价性。这样是为了保证在逻辑综合过程中没有改变原来的电路功能。

    形式验证工具

    • Synopsys的Formality。

    • Cadence的LEC、FormalCheck

    • Mentor的FormalPro

    前端设计的流程到这里就结束了。从设计程度上来讲,前端设计的结果就是得到了芯片的门级网表电路。

    4. 后端设计

    1. DFT: Design For Test。可测性设计。芯片内部往往自带测试电路。DFT的目的就是在设计的时候考虑将来的测试。当芯片越来越大,需要做scan,chain,mbist,ATPG等工作。常见的就是在设计中插入扫描链,将非扫描单元(寄存器),变为扫描单元。

    DFT工具

    • BSCAN技术– 测试IO pad,主要实现工具是:Mentor的BSDArchit、sysnopsy的BSD Compiler;

    • MBIST技术– 测试mem,主要实现工具是:Mentor的MBISTArchitect 、Tessent mbist;

    • ATPG 技术– 测试std-logic,主要实现工具是:产生ATPG使用Mentor的 TestKompress 、synopsys TetraMAX,插入scan chain主要使用synopsys 的DFT compiler。

    2.布局

    布局规划就是放置芯片的宏单元模块,在总体上确定各个功能电路的摆放位置,比如IP,RAM,IO引脚等,布局规划能够直接影响芯片的最终面积。

    布局规划工具

    • Synopsys的Astro、Physical Compiler、IC Compiler

    • Cadence的Encounter、PKS、Silicon Ensemble、Design Planner

    3.CTS: Clock Tree Synthesis: 时钟树综合,简单说就是时钟的布线。由于时钟信号在数字芯片内属于全局指挥的功能,它的分布应该是对称式的连到各个寄存器范媛,从而使时钟从同一时钟源到达各个寄存器,时钟延迟差异最小。这也就是为什么是时钟信号需要单独布线。

    CTS工具

    • Synopsys的Clock Tree Compiler

    • Cadence的CT-Gen

    1. 布线(Place & Route)

    布线就是将前端提供的网表(netlist),实现成版图(layout),包括各种标准单元(基本逻辑门电路)之间的走线。比如我们平常听到的0.13um工艺,或者说90nm工艺,实际上就是这里金属布线可以达到的最小宽度,从微观上看就是MOS管的沟道长度。

    布线工具

    • Synopsys的Astro、Physical Compiler、IC Compiler

    • Cadence的Encounter、PKS、Silicon Ensemble、Design Planner

    1. 寄生参数提取

    由于导线本身存在的电阻,相邻导线之间的互感,耦合电容在芯片内部会产生信号噪声,串扰和反射。这些效应会产生信号完整性问题,导致信号电压波动和变化,如果严重就会导致信号失真错误。提取寄生参数进行再次的分析验证,分析信号完整性问题是非常重要的。

    寄生参数提取工具

    • Synopsys的Star-RCXT

    • Mentor的Calibre xRC

    • Cadence的 Assure RCX

    1. 物理版图验证

    对布线完成的版图我们还需要进行功能和时序上的验证,验证项目很多,如:

    LVS(Layout Vs Schematic)验证:简单说,就是版图与逻辑综合后的门级电路图的对比验证

    DRC(Design Rule Checking):设计规则检查,检查连线间距,连线宽度等是否满足工艺要求

    LVS/DRC工具

    • Synopsys的Hercules

    • Cadence的Dracula、diva、assura

    Mentor的Calibre

    版图验证部分,我们还需要进行时序仿真,也就是之前说的后仿真。这次的仿真不再是简单的功能仿真,而是需要考虑实际的时延等因素。

    1. 后仿真工具:和前仿真工具一样。

    实际的后端流程还包括电路功耗分析,以及随着制造工艺不断进步产生的DFM(可制造性设计)问题,在此不说了。

    物理版图验证完成也就是整个芯片设计阶段完成,下面的就是芯片制造了。

    物理版图以GDSII的文件格式交给芯片代工厂(称为Foundry)在晶圆硅片上做出实际的电路,再进行封装和测试,就得到了我们实际看见的芯片。

    参考链接.

    最后的总结

    总的来说,数字IC是一个严谨而专业的岗位,需要专心致志的做好一件事情。把一件事情做好,才能去做下一件。积少成多,最后成为一名国家需要的工匠。实现我自己的人生价值。

    展开全文
  • 数字IC设计(ASIC设计)完整流程详解

    千次阅读 多人点赞 2022-03-16 19:46:45
    II、IC设计流程相关名词梳理(含各流程EDA工具梳理) III、IC设计流程整理(图片) I、ASIC设计流程 一、确定项目需求 1. 确定芯片的具体指标: 物理实现 制作工艺(代工厂及工艺尺寸); 裸片面积(DIE大小,...

    目录

    I、ASIC设计流程

    一、确定项目需求

    二、前端流程

    三、后端流程

    II、IC设计流程相关名词梳理(含各流程EDA工具梳理)

    III、IC设计流程整理(图片)


    I、ASIC设计流程

    一、确定项目需求

    1. 确定芯片的具体指标:

    • 物理实现

            制作工艺(代工厂及工艺尺寸);

            裸片面积(DIE大小,DIE由功耗、成本、数字/模拟面积共同影响);

            封装(封装越大,散热越好,成本越高)。

    • 性能指标:

            速度(时钟频率);

            功耗。

    • 功能指标:

            功能描述

            接口定义

    2. 系统级设计:

            用系统建模语言(高级语言 如matlab,c等)对各个模块描述,为了对方案的可行性进行验证

    二、前端流程

    1. RTL 寄存器传输级设计

            利用硬件描述语言,如verilog对电路以寄存器之间的传输为基础进行描述;

    2. 功能验证(动态验证):

            对设计的功能进行仿真验证,需要激励驱动,是动态仿真。仿真验证工具Mentor公司的 Modelsim, Synopsys的VCS,还有Cadence的NC-Verilog均可以对RTL级的代码进行设计验证,该部分称为前仿真,接下来逻辑部分综合之后再一次进行的仿真可称为后仿真。

    3. 逻辑综合(Design Compile):

            需要指定特定的综合库,添加约束文件;逻辑综合得到门级网表(Netlist)。

    4. 形式验证(静态验证):

            功能上进行验证,综合后的网表进行验证。常用的就是等价性检查方法,以功能验证后的HDL设计为参考,对比综合后的网表功能,他们是否在功能上存在等价性。这样做是为了保证在逻辑综合过程中没有改变原先HDL描述的电路功能。做等价性检查用到Synopsys的Formality工具。

    5. STA静态时序分析:

            在时序上进行分析,用到Synopsys的PT(Prime Time)工具,一般用在后端设计中,由版图生成网表进行STA更准确一些;

            STA满足时序约束,得到最终的Netlist

    6. DFTdesign for test)可测性设计:

            为了在芯片生产之后,测试芯片的良率,看制作有无缺陷,一般是在电路中插入扫描连(scan chain)

            DFT是在得到Netlist之后,布局布线(Place and Route)之前进行设计

    三、后端流程

    1. 布局布线(Place and Route):

            包括时钟树插入(布局时钟线),布局布线用到Synopsys的IC Compiler(ICC)工具。

            在布线(普通信号线)之前先布局时钟线,即时钟树综合CTS(Clock Tree Synthesis),用到Synopsys的Physical Compiler工具。

    2. 寄生参数提取(Extrat RC):

            提取延迟信息

    3. 静态时序分析(STA):

            加入了布局布线延迟,更真实的时序分析

    4. 版图物理验证:

            DRC(设计规则检查)、LVS(版图一致性检查)

            工具:Mentor:Calibre

                       Synopsys:Hercules

                       Cadence:Diva/dracula

    5. 生成GDSII文件,Tap_off 流片

    (注:整个IC设计流程都是一个迭代的过程,每一步如果不能满足要求,都要重复之前的过程,直至满足要求为止,才能进行下一步。)

    II、IC设计流程相关名词梳理(含各流程EDA工具梳理)


    数字IC设计流程相关名词梳理及各流程EDA工具总结https://blog.csdn.net/weixin_42294124/article/details/123534569

    III、IC设计流程整理(图片):

    展开全文
  • 本文主要总结了数字 IC 设计工程师项目中,通过总结复盘的 48 条心得。基于这 48 条心得,希望能够帮助各位数字 IC 设计工程师缩短探索时间、减少设计弯路、提高设计能力、斩获大厂高薪!

    引言

            本文主要总结了数字 IC 设计工程师项目中,通过总结复盘的 48 条心得。基于这 48 条心得,希望能够帮助各位数字 IC 设计工程师缩短探索时间、减少设计弯路、提高设计能力、斩获大厂高薪!


    一、关于项目的 48 条心得

    1. 一开始设置为工业等级为 1,而其实这块 FPGA 开发板的工业等级是 2,这样就导致它的时序和性能不太好,发热严重(改回去之后就好多了),这一点还是需要非常注意的;
    2. 由于开发板是差分时钟,所以每次 BD 重新生成之后都要自己在顶层写个差分原语,心累,希望能够设计一个 Script 脚本
    3. 搭建 BD 的时候哦,AXI4-Interconnect 的时钟域是最大的问题;
    4. DDR3 的 mig_7series_0 地址显示不出来,就是在 .hdf 中没有关于 CPU 的地址映射
    5. DDR3 的 init_complete 信号没有拉高;(ILA 的原因,在综合之前是可以的,或者 BD 上是可以的,但是,在综合之后打开电路图,发现 VDMA 数据通路是断开的,这就是非常奇葩的一个现象&
    展开全文
  • 数字IC芯片设计.zip
  • 数字IC设计全流程

    2021-10-21 10:42:25
    数字IC设计包括前端设计和后端设计: 其中我们在开始前端设计之前要清楚具体的设计指标和技术指标,比如需要: 1、确定项目需求:指定芯片具体指标(工艺、面积、功耗、速度、接口定义等); 2、系统级设计:用...
  • 随着科学研究与技术开发市场化,采用传统电子设计手段在较短时间内完成复杂电子系统设计,已经越来越难完成了。...本文介绍了EDA技术主要特点和功能,并对将EDA技术引入到数字电路设计工作方案进行了探讨。
  • 数字IC设计实现之hierarchical flow系列(一) 最近这段时间小编又比较忙起来了,今天抽空来咖啡厅码字来了,刚到时脑子一片空白,不知道要分享些什么(项目结束后将会在知识星球上分享数字 IC 设计实现 Tapeout 前...
  • 数字IC设计流程总结

    千次阅读 2022-03-22 22:58:48
    首先下面这张图是笔者总结的数字IC设计流程图。从设计需求到Tape-Out。下面会详细说明这张图的内容,后续也会持续修改更正。 设计需求 首先是需求设计,一般的设计无非就是两个来源,一个是新的项目,需求来自市场...
  • 本文主要总结了数字 IC 设计工程师求职中,面试官必问的 72 个项目问题的答案,针对于本次项目,对于其它项目的提问也是类似的。 熟悉关于项目的 72 个问题的答案,不仅能够助你在秋招中斩获大厂 Offer,同时可以...
  • 2021年数字IC秋招总结

    千次阅读 多人点赞 2021-10-16 10:45:46
    2021年数字IC秋招总结 到今天为止从4月开始的秋招正式结束 教育背景:本科双非,硕士南航 offer情况:联芸科技,瑞晟微电子,华为,沛睿微电子,全志科技 秋招心得 1.尽早地投递简历,数字IC这个行业越来越火热,也...
  • 本文主要总结了数字 IC 设计工程师求职中,面试官必问的 72 个项目问题。熟悉这些问题的答案,不仅能够助你在秋招中斩获大厂 Offer,同时可以提升你的科研能力水准。
  • 数字IC设计SOC入门进阶

    千次阅读 2022-04-09 16:18:15
    此时,恰逢数字IC设计岗位兴起,也顺利获得转岗offer,这也注定了未来几十年北漂的辛苦生活。 仅以此文记录自己的学习成长,希望自己不断提升专业技能,也为其他读者提供参考借鉴。愿中国IC设计和制造在未来不断...
  • 首先数字IC设计自学还是比较困难的,数字IC设计,是不存在速成的。 曾经有同学发现自己两三个月学完了几本书,最终也只是纸上谈兵。大多企业连面试资格都不会给,即使有一个面试机会也是费尽力气争取来的。面试中...
  • 数字IC设计全流程介绍 - 温戈的文章 - 知乎FPGA是一款芯片,只是数字IC设计上板测试过程中的一个必要的实现平台,在IC设计和验证过程中,如果深刻理解Verilog(或者其他硬件描述语言)与底层实现的关系才最重要。...
  • 数字IC设计】001. IC设计基础

    千次阅读 2022-02-13 16:08:38
    集成电路(Integrated Circuit,IC)又称芯片,是现代信息社会的基石,它承载了信息时代的灵魂,是现代技术发展的精华结晶,所有现代的电子设备都必须依赖于芯片才能发挥出完全功效。集成电路现在已经演变为一个完整...
  • 数字IC设计流程

    千次阅读 多人点赞 2020-06-25 13:53:36
    静态时序分析 数字后端(待补充) 数字IC设计笔试题简答 基本流程概述 1、项目需求:确定芯片的具体指标(spec) 物理:工艺、面积、封装; 性能:速度、功耗; 功能:功能表述、接口定义。 2、系统级设计:用系统...
  • 数字IC设计流程(1)

    2021-01-15 15:23:10
    数字IC设计流程 大体分类: 1 制定芯片的具体指标(确定项目需求) 芯片功能定位,性能指标,市场等,与同类型芯片功能比较。 1)物理指标 制作工艺,裸片面积,封装等。。。 2)性能指标 速度、功耗 3)功能指标 功能...
  • 作为芯片被缔造的初始关键环节,数字前端设计岗位也备受关注。数字前端设计工程师从小白到资深的路,应该如何走? 一、小白阶段 首先,是小白阶段。 处于入门阶段的你,刚刚接触IC行业,需要不断汲取知识,建立起...
  • 从其他方向转数字IC设计!! 数字IC这个领域很深很难,但找份工作极其简单! 非科班出身,射频与无线通信方向,主要利用FPGA做一些射频前端系带信号的调制解调和算法应用! 从一个非IC科班出身的角度介绍学习IC,其实...
  • 数字IC设计
  • 数字IC设计流程梳理

    2022-03-17 16:16:53
    II、IC设计流程相关名词梳理(含各流程EDA工具梳理) III、IC设计流程整理(图片): I、ASIC设计流程 一、确定项目需求 1. 确定芯片的具体指标: 物理实现 制作工艺(代工厂及工艺尺寸); 裸片面积(DIE...
  • 数字IC设计流程及工具简介

    千次阅读 2021-10-09 10:27:03
    想要设计数字IC设计,首先要了解IC芯片的架构图,下面两图为芯片的架构图。 二、数字IC设计流程及工具介绍 IC的设计过程可分为两个部分,分别为:前端设计(也称逻辑设计)和后端设计(也称物理设计),这两个部分...
  • 哪些人合适学数字ic前端设计?电子工程/微电子/通信/自动化/计算机等相关专业本科及以上学历者;
  • 数字IC设计要求

    2021-06-24 17:05:47
    芯片与器件设计工程师 应届生留学生实习生 岗位职责 1、负责数字芯片的详细设计、实现和维护以及综合、形式验证、STA、CRG设计等工作; 2、及时编写各种设计文档和标准化资料,理解并认同公司的开发流程、规范和...
  • 数字IC前端后端的区别,数字IC设计流程与设计工具

    万次阅读 多人点赞 2018-11-27 19:57:23
    数字IC就是传递、加工、处理数字信号的IC,是近年来应用最广、发展最快的IC品种,可分为通用数字IC和专用数字IC。 数字前端以设计架构为起点,以生成可以布局布线的网表为终点;是用设计的电路实现想法;主要包括:...
  • 2022届博士,课题是神经网络加速器(17年入学的搞FPGA的人可能有一半在搞这个),准备找FPGA开发和数字IC设计岗位,现在(2021.3.31)投递了一些暑期实习的岗位,在此记录一下(跟项目经历无关的)面试内容,希望给各位...

空空如也

空空如也

1 2 3 4 5 ... 20
收藏数 10,455
精华内容 4,182
关键字:

数字ic设计项目