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  • 2020-05-15 17:20:38

    这个主要是总结当时用SMIC 180nm遇到的一些坑。
    先mark.文件都放在学校的服务器里,现在没法拿到。
    主要是由于smic180nm工艺模拟和数字的管子栅极用的层不一样导致calibre使用模拟的RULE 文件认不出数字的Standcell库的栅极的问题。

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    2021-03-08 19:32:47
    smic65nm的工艺,可以使用。
  • smic 180 工艺

    2018-07-09 10:13:16
    smic 180 DC 综合工艺。 70多MByte,工艺相对比较全。适合学习使用。
  • 本资源内容包括了SMIC的工艺中关于DRC、LVS、Design rules等相关的工艺
  • Smic18标准工艺.rar

    2019-11-29 22:40:30
    Smic18标准工艺,区分三种工艺角smic18_ff.lib,smic18_ss.lib,smic18_tt.lib
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    2018-03-20 19:40:00
    Design Compiler逻辑综合的smic180nm的工艺,里面包含db,idb
  • smic工艺参数的设计表,lambda的参数值
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    2012-10-31 21:27:37
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  • SMIC工艺的命名规则

    万次阅读 多人点赞 2018-11-05 17:20:58
    对于SMIC的工艺,其PDK命名方式为:xPyM_(y-v-z-w)Ic_vSTMc_zTMc_wMTTc_ALPAu 命名中各字母的意义 名称 描述 注释 P poly layers 多晶硅层 M total metal layers excluding AL pad/Al RDL ...

    对于SMIC的工艺,其PDK命名方式为:xPyM_(y-v-z-w)Ic_vSTMc_zTMc_wMTTc_ALPAu

    命名中各字母的意义
    名称描述注释
    Ppoly layers多晶硅层
    Mtotal metal layers excluding AL pad/Al RDL除了铝焊盘或者铝重布线层外的所有金属层
    IcCu inter metal layers (included M1)内部铜金属层
    TMcCu top metal layers顶部铜金属层,与内部铜相比,顶层铜会更厚
    MTTcCu Ultra thick metal超厚铜金属层
    STMcCu 2X top metal layers (0.2um design)两倍厚的顶层铜
    ALPAAL pad/AI RDL铝焊盘或RDL(全称是 ReDistributionLayer,是一个可以灵活配置厚度的版层,和最高层是可以分开对待)
    xnumber of poly layers多晶硅层数
    ynumber of total metal layers所有金属层数
    znumber of top metal layers顶层金属层数
    wnumber of Ultra thick metal layers超厚层金属层数
    vnumber of 2X top metal layers两倍厚顶层铜金属层数
    utype of AL, 1 type AL14.5k, 2 type AL28k顶层铝金属的厚度,1=14.5KÅ,2=28KÅ

    对于y-v-z-w=0或z=0或w=0或v=0的工艺,其命名中不包括Ic或TM或MTT或STM。

    举个例子:1P6M_5Ic_1TMc_ALPA1,所以这里的x=1,y=6,z=1,w=0,v=0,u=1,因而y-v-z-w=6-0-1-0=5,没有STM和MTT。

    则1P6M_5Ic_1TMc_ALPA1代表的是1层多晶硅,6层金属,内部5层铜,顶层铜为1层,铝焊盘或者铝重布线的厚度为14.5KÅ。

    补充:14.5KÅ铝工艺用于一般性的芯片,28KÅ一般用于包含RF等要求高的芯片中,这两种选择,是出于对性能和成本的要求而作出的。

    展开全文
  • SMIC_018_MMRF.rar

    2020-06-28 16:16:54
    SMIC中芯国际, 180nm PDK , 1P6M, 1P7M, 供专业的模拟工程师使用,版图工程师,或者查看版图
  • TSMC 40nm工艺使用笔记(i)

    万次阅读 2018-10-18 20:07:31
    由于高频下习惯采用最小尺寸(此工艺下l=40nm)以获得最高的特征频率,此时要注意栅极poly电阻的影响,因而不能让管子变得非常细长。建议W/L,即栅宽400nm以下。若栅宽无法变短,可以两边打contact引出。但仍然注意W...

    1、MOS管的Vth和gate面积有关。使用短finger,多个并联可以有效降低Vth。

    exp:length=200n,width=1u,number of fingers=1,m=1 Vth=402mV

    length=200n,width=250n,number of fingers=4,m=1 Vth=394mV

    原因猜想:gate面积越大,反型层下方积累电荷越多。

    2、MOS管饱和区定义:width变短后,一般而言Vds=Vov已无法满足保护条件。此时工作情况仍接近线性区。

    exp:length=200n,Vth=402mV,Vgs=452mV(Vov=50mv)仿真得Vds=50mV处,gds=900uS,Vds=100mV处,gds=60us,Vds=150mV,gds=20us。

    即对于短沟道的管子,若Vov较小,一般都要求Vgs>100mV才能近似保护区的特性

    3、bias的产生:采用同种工艺的管子,设置相同的宽度和长度,可以最大程度地抵消温度变化,得到比较理想的温度特性。

    4、三种Vth的定义:对于短沟道,三种Vth的定义存在很大不同。

    No1、取管子工作于饱和区,加大Vgs,得到ids对Vgs曲线,取跨导最大点延长线与横轴相交点,定义此交点为Vth

    No2、取管子工作于线性区,加大Vgs,同上取交点,根据线性区电流计算近似模型,减去二分之一Vds后得到交点为Vth

    No3、定义漏电流大小为0.1u*(W/L),取管子工作于线性区,产生上述大小漏电流时对应的Vgs即为Vth

    前两种是根据物理模型得到的定义,用以刻画管子不同工作区的特性。最后一种是纯粹的工程定义,衡量管子夹断的能力。

    更新 2018/12/10

    跑lvs时注意在calibre lvs选项卡下options中设置电源/地 容易因为多个电源存在无法识别的问题

    更新 2019/4/12 高频layout的注意事项

    1、高频工作的管子,w/l不能过大。由于高频下习惯采用最小尺寸(此工艺下l=40nm)以获得最高的特征频率,此时要注意栅极poly电阻的影响,因而不能让管子变得非常细长。建议W/L<10,即栅宽400nm以下。若栅宽无法变短,可以两边打contact引出。但仍然注意W/L<20~30。即栅宽尽量不要超过1u。

    2、过孔。由于射频信号经常走高层(M4以上)。所以接入有源区需要从高层到OD的Via。注意不能让两个不同信号的VIA靠的太近。因为金属层有厚度。靠的太近的VIA相当于叉指电容。其寄生会非常严重。

    3、栅层上方走线:对于低频的信号(特别是使能、偏置之类的直流信号),完全可以跨栅极上方走线。但高频信号是一定要避开栅极上方走线的。

    4、关于45°:除了走大电流的信号,其他地方并没有特别大的必要。PCB上习惯与“化直为钝”,即所有有尖锐转折的地方都砍成45°,主要目的一个是减少天线发射,一个是保持特征阻抗。但layout里面没有特别大的差异。(对于1um以下的线宽,走直角还是135°并不起决定性作用)

    5、电容保护环:出于面积考虑,近来工艺大多都取消了cfmom(平板电容)而只提供crtmom(叉指电容)。叉指电容中,侧壁电容占重要比重。所有要注意两个叉指电容直接距离拉开。另外,电容的guardring优先考虑Nwell。因Nwell可以实现一层隔离而减少衬底寄生和噪声。(特殊情况下Nwell可以浮空)

    6、高频的布局适当需要拉开,而避免靠的太紧太密。这种情况下,传统的共质心匹配等已经没有太大意义。既然如此,交叉对称布局就未必是必要的。相反,保持信号线走向清晰、相对隔离才是首要的考虑。

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  • smic library 那些special cell

    千次阅读 2020-05-19 16:30:09
    smic library中那些special cells 目录 1. endcap cell 2.tap cell 3.antenna fix cell 4.fillcap cell 5.fillcaptie cell 6.tiehi & tielo cell 7.spare cell 1. endcap cell 为了确保Nwell 是enclosed(封闭...

    smic library中special cells

    目录

    1. endcap cell

    2.tap cell

    3.antenna fix cell

    4.fillcap cell

    5.fillcaptie cell

    6.tiehi & tielo cell

    7.spare cell

    在这里插入图片描述

    1. endcap cell

    在这里插入图片描述
    为了确保Nwell 是enclosed(封闭)的,加在core 每row的首尾,以及blockage macro的周围,保证Nwell 的完整性。
    ICC 命令:
    在这里插入图片描述

    2.well tap cell

    因为本library中stdcell里面没有直接将衬底接vss,N well 没有接VDD,所以为了避免闩锁效应需要在一定间隔插入 well tap cell。
    图片来自百度百科
    如果不插入tap cell会导致闩锁效应(latch up cell ),其是由NMOS的有源区、P衬底、N阱、PMOS的有源区构成的n-p-n-p结构产生的,当其中一个三极管正偏时,就会构成正反馈形成闩锁。插入tie cell 会将PN结反偏。
    ICC命令:add_tap_cell_arry

    • fill_boundary_row true 这个选项会打开边界处会自动补充cell以满足-distance的条件,
    • pattern 一般会用stagger_every_other_row ,也就是下图所示,所以在design rule上给的tap out 数据会乘以2,也就是distance距离。
      在这里插入图片描述

    在这里要注意tap cell之间的间距
    在这里插入图片描述

    3.antenna fix cell

    在芯片生产过程中,暴露的金属线或者多晶硅(polysilicon)等导体,就象是一根根天线,会收集电荷(如等离子刻蚀产生的带电粒子)导致电位升高。天线越长,收集的电荷也就越多,电压就越高。若这片导体碰巧只接了MOS 的栅,那么高电压就可能把薄栅氧化层击穿,使电路失效,这种现象我们称之为“天线效应”
    在这里插入图片描述
    通常使用插入天线效应二极管的方法,在栅极加反偏二极管。
    ICC 命令:
    在这里插入图片描述

    4.fillcap cell

    做为std cell 的filler ,为了填充std cell之间的空隙。主要是把扩散层连接起来满足DRC规则和设计需求,并形成power rails,没有metal。
    有两种结构:

    (1)gate connected to supply
    cell 输入直接接VDD/VSS有去耦电容。
    在这里插入图片描述
    (2)cross_coupled structure
    在VDD 和VSS之间有去耦电容,well是floating的,为了减少ground bounce(地弹)
    在这里插入图片描述
    ICC命令:
    在这里插入图片描述

    5.fillcaptie cell

    做为std cell 的filler ,为了填充std cell之间的空隙。主要是把扩散层连接起来满足DRC规则和设计需求,并形成power rails。为了减少ground bounce,well被tie在power rail,cell 里面有metal。
    在这里插入图片描述
    ICC 命令:
    注意插时候先插入有metal的filler,后插入without metal filler cell
    在这里插入图片描述

    6.tiehi & tielo cell

    将输入接1’b0/ 1’b1的cell输入接TIELO /TIEHI

    ICC命令:
    在这里插入图片描述

    7.spare cell

    spare cell是place之后插入的冗余的cell;post mask修改电路,添加逻辑使用spare cell; base 的mask不动,只修改metal layer的逻辑连接关系,实现逻辑修改。
    ICC命令:
    在这里插入图片描述
    在这里插入图片描述

    展开全文
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