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  • verilog调用其他module
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    2019-11-14 10:51:19

    Verilog 三种调用模块方式

    1.把参数设置为一个端口
    子模块:
    module led2(
    input Clk,
    input Rst_n,
    input [15:0] Cnt_max,
    output reg led
    );
    top模块例化:
    led2 u0(
    .Clk(Clk),
    .Rst_n(Rst_n),
    .Cnt_max(24999),
    .led(led1)
    );

    2.参数传递:
    子模块
    module led2(
    input Clk,
    input Rst_n,
    output reg led
    );
    parameter Cnt_max = 55;

    或者子模块还有一种写法,把参数定义放在端口之前
    module led2#(
    parameter Cnt_max = 55
    )(
    input Clk,
    input Rst_n,
    output reg led
    );

    top模块
    led2 #(.Cnt_max(24999)) u0(
    .Clk(Clk),
    .Rst_n(Rst_n),
    .led(led1)
    );
    3.子模块
    module led2(
    input Clk,
    input Rst_n,

    output reg led
    );
    parameter Cnt_max = 55;
    top模块
    led2 u1(
    .Clk(Clk),
    .Rst_n(Rst_n),
    .led(led2)
    );
    defparam u1.Cnt_max=49999;

    更多相关内容
  • verilogmodule调用

    2022-09-04 12:55:14
    module调用

    目录

    1. MUX2to1

    2. MUX3to1

    3. MUX4to1


        作为写过很多代码的程序员应该知道什么是函数的调用,例如下面的代码中,main函数调用了add函数对两个数值进行相加的操作:

    int add(int a, int b) {
      return a + b;
    }
    ​
    int main() {
      int a = 1, b = 2;
      int sum = add(a, b);
    }

        其实,在编写verilog的过程中也有类似的操作,叫做module的调用,在整个verilog工程中有一个主要的module,叫做top module,top module可以调用其他的子module,关系图如下:

    module的调用语法有两种方法:

    By name: module类型 module名称(.PortA(WireA), .PortB(WireB), ...);
    In Order: module类型 module名称(WireA, WireB, ...)

    假设我们已经定义了一个MUX2to1的module:

    1. MUX2to1

    module mux2to1(a, b, c, sel);
    input [2:0] a;
    input [2:0] b;
    input sel;
    output [2:0] c;
    ​
      reg c;
      always@(a or b or sel)
      begin
        if(sel)
          c = a;
        else
          c = b;
      end 
    endmodule

    2. MUX3to1

    module mux3to1(a,b,c,sel1,sel2, outputdata);
    ​
    input [2:0] a;
    input [2:0] b;
    input [2:0] c;
    input sel1;
    input sel2;
    output [2:0] outdata;
    ​
    wire[2:0] data;
    ​
      MUX2to1 mux21_dut1( 
                          .a(a), 
                          .b(b), 
                          .c(data), 
                          .sel(sel1) 
                        ); 
            
       MUX2to1 mux21_dut2(
                          .a(data), 
                          .b(b),
                          .c(outdata),
                          .sel(sel2)
                        );            
    ​
    endmodule

    3. MUX4to1

    module MUX4to1(Din, sel, Dout);
    input [3:0]Din;
    input [1:0]sel;
    output Dout;
    ​
    wire M0_out, M1_out;
    ​
    MUX2to1 M0(.a(Din[3]),
               .b(Din[2]), 
               .sel(sel[0]),
               .c(M0_out)
              );
    ​
    MUX2to1 M1(.a(Din[1]),
               .b(Din[0]), 
               .sel(sel[0]),
               .c(M1_out)
              );          
    ​
    MUX2to1 M2(.a(M0_out),
               .b(M1_out), 
               .sel(sel[1]),
               .c(Dout)
              );          
    ​
    endmodule

    展开全文
  • Verilog中task,fun与module调用

    千次阅读 2020-03-11 10:57:41
    本文旨在当大家写module或者task以及fun时有个模板进行借鉴,以及了解如何调用fun与task,然后就是如何写testbench文件。 一、module调用: //这是一个简单的3-8译码器模块 //.v文件 module digitalEncode(impo...

    本文旨在当大家写module或者task以及fun时有个模板进行借鉴,以及了解如何调用fun与task,然后就是如何写testbench文件。

    一、module的调用:

    //这是一个简单的3-8译码器模块
    //.v文件
    module digitalEncode(impo,expo);
    input[2:0]impo;
    output[7:0]expo;
    reg[7:0]expo;
    always@(*)begin
    	expo = 8'b0111_1111;
    	case(impo)
    		3'b000:expo = 8'b0111_1111;
    		3'b001:expo = 8'b1011_1111;
    		3'b010:expo = 8'b1101_1111;
    		3'b011:expo = 8'b1110_1111;
    		3'b100:expo = 8'b1111_0111;
    		3'b101:expo = 8'b1111_1011;
    		3'b110:expo = 8'b1111_1101;
    		3'b111:expo = 8'b1111_1110;
    		default:expo = 8'b1111_1111;
    		endcase
    end
    endmodule
    //testbench文件
    `timescale 10ns/1ps
    
    module digitalEncode_tb;
    reg[2:0]impo;
    parameter Delay = 100;
    wire[7:0] expo;
    digitalEncode z(impo,expo);
    initial begin
    	#Delay impo = 3'b000;
    	#Delay impo = 3'b001;
    	#Delay impo = 3'b010;
    	#Delay impo = 3'b011;
    	#Delay impo = 3'b100;
    	#Delay impo = 3'b101;
    	#Delay impo = 3'b110;
    	#Delay impo = 3'b111;
    	#Delay impo = 3'b111;
    end
    endmodule

    看下仿真:

    二、task的调用:

    //调用了按位与的一个task
    module alutask(code,a,b,c);
    input [1:0] code;
    input [3:0] a,b;
    output [4:0] c;
    reg[4:0] c;
    task my_and;//任务定义,注意无端口列表
    input [3:0] a,b;//名称的作用域范围为task任务内部
    output [4:0] out;
    integer i;
    begin
    	for(i = 3;i >= 0;i = i - 1)
          out[i] = a[i] & b[i];//按位与
    	end
    endtask
    always@(*)
    begin
    case(code)
    	2'b00:my_and(a,b,c);
    	2'b01:c = a|b;
    	2'b10:c = a+b;
    	2'b11:c = a-b;
    endcase
    end
    endmodule
    //testbench
    `timescale 10ns/1ps
    module alu_tb;
    reg [3:0] a,b;
    reg [1:0] code;
    wire [4:0] c;
    parameter Delay = 100;
    alutask ADD(code,a,b,c);//调用被测模块
    initial begin
    code = 4'd0;a = 4'b0000;b = 4'b1111;
    #Delay code = 4'd0; a = 4'b0111;b = 4'b1101; 
    #Delay code = 4'd1; a = 4'b0001;b = 4'b0011; 
    #Delay code = 4'd2; a = 4'b1001;b = 4'b0011; 
    #Delay code = 4'd3; a = 4'b0011;b = 4'b0011; 
    #Delay code = 4'd4; a = 4'b0111;b = 4'b1001; 
    #Delay $stop;
    end
    initial $monitor($time,,,"code = %b a = %b b = %b c = %b",code,a,b,c);
    endmodule

    仿真结果:

     

    三、function的调用

    //module中调用fun
    //fun的作用是计输入二进制数据0的个数
    module count_0(a,b);
    input [7:0] a;
    output[2:0] b;
    //wire [2:0] b;
    
    function [2:0]Count0Fun;
    input[7:0] a;
    integer i;
    begin
       Count0Fun = 0;
       for(i = 0;i < 8;i = i+1)begin
    	   if(a[i] == 0)
    			Count0Fun = Count0Fun + 1'b1;
    	end
    end
    endfunction
    assign b = Count0Fun(a);
    endmodule
    
    `timescale 10ns/1ps
    module count0_tb;
    reg [7:0] a;
    
    wire [2:0] b;
    parameter Delay = 10;
    count_0 coun(.a(a),.b(b));
    initial begin
    #Delay a = 8'b00000000;
    #Delay a = 8'b00000001;
    #Delay a = 8'b00000011;
    #Delay a = 8'b00000111;
    #Delay a = 8'b00001111;
    #Delay a = 8'b00011111;
    #Delay a = 8'b00111111;
    #Delay a = 8'b01111111;
    #Delay a = 8'b11111111;
    end
    endmodule

    展开全文
  • verilog中的module

    千次阅读 2021-12-31 10:17:49
    深入verilog中的模块


    前言

      前面课程我们已经熟悉了模块,在模块中,我们实现了各种逻辑功能。本文我们将深入讨论和学习模块。


    一、module的结构

      模块是一个电路,通过输入和输出端口与其外部交互。更大、更复杂的电路是通过将模块嵌套其他子模块,而子模块又是assign语句块和always语句块组成的。这就形成了一个层次结构,因为模块可以包含其他模块的实例。

    在这里插入图片描述

    图1. 两输入一输出嵌套模块

    1.1 module的申明

      模块申明格式:

      module 模块名(input 输入端口名,output 输出端口名);
      模块体
      endmodule

      如以下代码中mod_a是图1中的子模块,有三个端口,两个输入端口in1、in2,一个输出端口out。

    module mod_a ( input in1, input in2, output out );
        // Module body
    endmodule
    

    1.2 module的调用

      要实现图1中顶层模块top_module调用实例化的子模块mod_a,需要编写以下代码:

    module top_module ( input a, input b, output out );
    mod_a instance1 (a, b, out);
    endmodule
    

      工程师经验:

    1. 模块名称符合命名规则,在verilog语法基础中有讲解,特别注意命名要有意义,要见名知意,通过下划线连接;
    2. 实际的模块定义中,都包括输入输出,没有输入输出,就没有办法与其他模块交互;
    3. 模块定义时的端口列表中的端口,可以看做c语言函数定义中的形式参数,如mod_a中的in1、in2、out,以及top_module定义中的a、b、out。实例化模块的端口列表中的端口,可以看做c语言函数调用中的实际参数,如实例化mod_a中传入的a、b、out;
    4. 模块可以嵌套调用,也就是模块中嵌套的是实例化的子模块。不能嵌套定义,比如模块中定义模块;
    5. 模块实例化时,要另取一个名字,比如module的调用中,mod_a另取名字instance1。在后面的小节中将使用同一个模块,实例化多个模块,这些模块通过名字区分;
    6. 一般项目中,使用一个顶层模块调用其他多个子模块;

    二、参数传递方式

    2.1 位置传参

    在这里插入图片描述

    图2. 四输入两输出嵌套模块

      模块mod_a的定义如下:

    module mod_a ( output out1, output out2, input in1, input in2, input in3, input in4);
    // Module body
    endmodule
    

      顶层模块调用如下:

    module top_module ( 
        input  a   , 
        input  b   , 
        input  c   ,
        input  d   ,
        output out1,
        output out2
    );
    mod_a instance1(out1, out2, a, b, c, d);
    endmodule
    

      在参数传递过程中,参数的位置一定要匹对,否则会出现意想不到的错误。工程中,一般不建议使用位置传递参数的方式,进行值传递。

    2.2 参数名传参

      顶层模块top_module调用的mod_a和2.1中的mod_a一致,但是通过参数名传递。
      注意:参数名前有点(.)号,参数名紧跟的是(实际参数)。

    module top_module ( 
        input  a   , 
        input  b   , 
        input  c   ,
        input  d   ,
        output out1,
        output out2
    );
    mod_a instance1(.out1  (out1), 
                    .out2  (out2), 
                    .in1   (a)   , 
                    .in2   (b)   , 
                    .in3   (c)   , 
                    .in4   (d));
    endmodule
    

      实际工程中推荐使用的参数传递方式。


    三、嵌套多个模块

    3.1 简单模块嵌套

    在这里插入图片描述

    图3. 嵌套多个模块

      模块my_dff是一个D触发器(D flip-flop),定义如下:

    module my_dff(input clk, input d, output q);
    //Module body
    endmodule
    

      通过顶层模块top_module调用三个my_dff模块,代码如下:

    module top_module ( input clk, input d, output q );
    wire a;
    wire b;
    my_dff instance1(.clk  (clk),
                     .d    (d)  , 
                     .q    (a));//触发器instance1
    my_dff instance2(.clk  (clk), 
                     .d    (a)  , 
                     .q    (b));//触发器instance2
    my_dff instance3(.clk  (clk), 
                     .d    (b)  , 
                     .q    (q));//触发器instance3
    endmodule
    

      三个触发器模块连接起来,需要两个wire,所以定义两个中间wire a和b,触发器将会在后期作品中讲解。

    3.2 复杂模块嵌套

      在复杂的嵌套模块中,输入输出的情况不再是单个比特,同样是实例化三个模块my_dff8,中间wire a、b、c以及输入d的值都为8位。sel信号驱动4-1选择器,选择性将a、b、c、d赋值给输出q。原理图如下:
    在这里插入图片描述

    图4. 复杂嵌套模块
      my_dff8 D触发器模块定义如下:
    module my_dff8(input         clk, 
                   input  [7:0]  d  ,
                   output [7:0]  q );
    //Module body
    endmodule
    

      根据原理图编写的代码如下:

    module top_module ( 
        input 		  clk, 
        input  [7:0]  d  , 
        input  [1:0]  sel, 
        output [7:0]  q 
    );
    wire [7:0] a;
    wire [7:0] b;
    wire [7:0] c;
    my_dff8 instance1 (.clk	(clk),
                       .d   (d)  ,
                       .q   (a));
    my_dff8 instance2 (.clk	(clk),
                       .d	(a)	 ,
                       .q	(b));
    my_dff8 instance3 (.clk	(clk),
                       .d	(b)  ,
                       .q	(c));
    always@(*)begin
        case(sel)
            2'd0:	q = d;
            2'd1:	q = a;
            2'd2:	q = b;
            2'd3:	q = c;
        default:;
        endcase
    end 
    endmodule
    

    在这里插入图片描述

    图5. 复杂嵌套模块仿真

      因为是4-1选择器,有4种情况,所以sel位宽为4。sel从0到3改变,但是q并没有根据d马上改变,是因为my_dff8是D触发器,是在时钟上升沿时候触发,所以延迟了一个时钟周期。


    四、加法器

    4.1 Adder(1)

      在模块top_module中实例化两个add16,创建一个32位加法器。一个add16模块计算加法结果的低16位,第二个add16模块在收到第一个加法器的结果后,计算结果的高16位。cin默认传入0。
    在这里插入图片描述

    图6. Adder (1)
    module add16(input	[15:0]  a  , 
                 input	[15:0]  b  , 
                 input		    cin, 
                 output	[15:0]  sum, 
                 output         cout);
    //Module body
    endmodule
    
    module top_module(
        input  [31:0] a,
        input  [31:0] b,
        output [31:0] sum
    );
    wire [15:0] sum_low;
    wire [15:0] sum_up ;
    wire 		cout1  ;
    wire 		cout2  ;
    add16 instance1(.a		(a[15:0]), 
                    .b		(b[15:0]), 
                    .cin	(1'b0)	 , 
                    .sum	(sum_low), 
                    .cout	(cout1));
    add16 instance2(.a		(a[31:16]),
                    .b		(b[31:16]), 
                    .cin	(cout1)   , 
                    .sum	(sum_up)  ,
                    .cout	(cout2));
    assign sum = {sum_up, sum_low};
    endmodule
    

    在这里插入图片描述

    图7. Adder (1)仿真

    4.2 Adder(2)

      创建一个具有两个模块的电路。top_module实例化两个add16,每个将实例化addr16包括16个实例化的add1。一个add16模块计算加法结果的低16位,第二个add16模块在收到第一个加法器的结果后,计算结果的高16位。cin默认传入0。
    在这里插入图片描述

    图8. Adder(2)
    module top_module(
        input [31:0] a,
        input [31:0] b,
        output [31:0] sum
    );
    
    wire [15:0] sum_low;
    wire [15:0] sum_up ;
    wire 		cout1  ;
    wire 		cout2  ;
    
    add16 instance1(.a		(a[15:0]), 
                    .b		(b[15:0]), 
                    .cin	(1'b0)	 , 
                    .sum	(sum_low), 
                    .cout	(cout1));
    add16 instance2(.a		(a[31:16]),
                    .b		(b[31:16]), 
                    .cin	(cout1)   , 
                    .sum	(sum_up)  ,
                    .cout	(cout2));
    assign sum = {sum_up, sum_low};
    endmodule
    module add1 ( input a, input b, input cin,   output sum, output cout );
    
    // Full adder module here
    assign sum = a ^ b ^ cin;
    assign cout = a&b | a&cin | b&cin;
    endmodule
    

    在这里插入图片描述

    图9. Adder(2)仿真

    4.3 Adder(3)

      Adder(2)中的加法器计算进位的延迟相当慢,而且在第一级加法器完成运算之前,第二级加法器不能开始计算它的进位。这使得加法器变慢。一个改进是进位选择加法器,如下所示。第一级加法器与之前相同,只是复制了第二级加法器,一个假设carry-in为0,另一个假设carry-in为1,然后使用一个快速的2对1多路复用器来选择哪个结果恰好是正确的。
    在这里插入图片描述

    图10. Adder (3)
    module top_module(
        input [31:0] a,
        input [31:0] b,
        output [31:0] sum
    );
    
    wire cout1;
    wire cout2;
    wire cout3;
    wire [15:0] sum_low  ;
    wire [15:0] sum_up1  ;
    wire [15:0] sum_up2  ;
    wire [15:0] sum_final;
    
    add16 instance1(.a		(a[15:0]),
                    .b		(b[15:0]), 
                    .cin	(1'b0)   , 
                    .sum	(sum_low),
                    .cout	(cout1));
    add16 instance2(.a		(a[31:16]),
                    .b		(b[31:16]), 
                    .cin	(1'b0)    , 
                    .sum	(sum_up1) ,
                    .cout	(cout2));
    add16 instance3(.a		(a[31:16]),
                    .b		(b[31:16]), 
                    .cin	(1'b1)    , 
                    .sum	(sum_up2) ,
                    .cout	(cout3));
    always@(*)begin
        case(cout1)
            1'd0:	sum_final = sum_up1;
            1'd1:	sum_final = sum_up2;
            default:;
        endcase
    end
    assign sum = {sum_final, sum_low};
    endmodule
    

    在这里插入图片描述

    图11. Adder (3)仿真

    4.4 Adder(4)

      一个加法器是可以处理正负数的,对负数进行操作,可以看成将输入求反,然后加1。最终的结果是一个电路可以做两种操作:(a + b + 0)和(a + ~b + 1)。如图12中,sub为1的时候表示b输入的是负数,执行的操作是(a + ~b + 1),sub为0的时候表示b输入的是负数,执行的操作是(a + b + 0)。因为b是32位,所以sub会进行32次位复制。

    1. 当sub为1的时候,{32{sub}}和b进行异或,相当于对b求反;
    2. 当sub为0的时候,{32{sub}}和b进行异或,相当于b不变;

    在这里插入图片描述

    图12. Adder (4)
    module top_module(
        input  [31:0] a  ,
        input  [31:0] b  ,
        input 		  sub,
        output [31:0] sum
    );
    wire [15:0] sum_low;
    wire [15:0] sum_up ;
    wire [31:0]	b_sub  ;
    wire 		cout1  ;
    wire 		cout2  ;
    
    add16 instance1(.a		(a[15:0])    , 
                    .b		(b_sub[15:0]), 
                    .cin	(sub)	     , 
                    .sum	(sum_low)    , 
                    .cout	(cout1));
                    
    add16 instance2(.a		(a[31:16])    ,
                    .b		(b_sub[31:16]), 
                    .cin	(cout1)       , 
                    .sum	(sum_up)      ,
                    .cout	(cout2));
                    
    assign b_sub = b ^ {32{sub}};
    assign sum = {sum_up, sum_low};
    endmodule
    

    在这里插入图片描述

    图13. Adder (4)仿真

    总结

      我们从模块的结构出发,讲解了模块的实例化(调用),模块的值传递,到后来,我们从实例化一个简单的模块,到实例化一个复杂的模块,最后我们实现了加法器。加法器是中央处理器(Central Processing Unit,CPU)中的算术逻辑单元(Arithmetic logical Unit,ALU)的核心部分,我们也通过模块实现了。感谢你的观看!

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