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  • 组合电路和时序电路
    2022-02-20 21:20:16

    时序电路中由存储单元,所以任一时刻的输出信号不仅取决于当前的输入,还和电路原来的状态有关;而组合逻辑电路只取决于当前的输入

    组合逻辑电路的分析方法:确定输入和输出变量;列出真值表;写出逻辑表达式;选定期间类型(小规模,中规模还是大规模);逻辑表达式进行化简;画出逻辑电路图

    时序逻辑电路的分析方法:从给定的逻辑图中写出每个触发器的驱动方程;带入相应的触发器的特性方程;根据逻辑图写出输出方程

    时序电路由于触发器的动作特点不同,时序电路又分为同步时序和异步时序电路
    同步时序电路,所有触发器状态是受到同一个clk信号控制同时发生变化,而异步电路触发器的状态不同步变化
    根据输出信号的特点,将时序电路分为Mealy和Moore型,Mealy型是状态不仅取决于存储电路的状态,还取决于输入变量;Moore型只取决于存储电路的状态
     

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  • 数字IC-1.3 组合电路和时序电路

    千次阅读 2022-01-21 16:02:28
    一、组合逻辑 概念 实际电路中的延时机制(D触发器为例,有D到Q、EN到Q,两个延时) 二、时序逻辑 二-1、概念 二-2、实际电路中的延时机制(D触发器为例,有CLK到Q,一个延时) 二-3、D触发器...

    一、组合逻辑

    概念

    实际电路中的延时机制(D触发器为例,有D到Q、EN到Q,两个延时 

    二、时序逻辑

    二-1、概念

    二-2、实际电路中的延时机制(D触发器为例,有CLK到Q,一个延时 

    二-3、D触发器Flip-flop(DFF)的 Setup 和 Hold

    (产生原因在时钟上升沿触发时,面对信号也阶跃的情况,即下图 ?的情况。在理论仿真计算中,往往选择信号阶跃的上一状态。而在实际电路中,D触发器需要有一些延迟串口属性来保证clk上升沿的识别功能,即检测时是稳定的0或1。这种D触发器的信号保持属性在clk上升沿之前的延时称为setup,之后称为hold)

    概念

    示例

    Setup 或 Hold 中的某一个做延时处理,从而实现setup/hold窗口的前后移动(可实现setup或hold中某一个为负数时间)


    (本质是延迟上升沿出现的时间点,从而避开采集信号时信号也处于上升沿状态的情况)

     (本质是延迟信号阶跃状态出现的时间点,从而避开采集信号时时钟上升沿刚好出现的情况)

    三、其他

     四、总结

    在实际IC设计中,时序电路和组合电路往往是搭配使用的,一般不区分明确的块结构。

    展开全文
  • 数字电路根据逻辑功能的不同特点,可以分成两大类,一类叫组合逻辑电路(简称组合电路),另一类叫做时序逻辑电路(简称时序电路)。 1.组合逻辑概念组合逻辑电路在逻辑功能上的特点是任意时刻的输出仅仅取决于该...
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  • 组合逻辑电路和时序逻辑电路区别

    千次阅读 2019-11-01 10:58:49
    组合逻辑电路 时序逻辑电路(状态机)(同步) 输入输出关系 任意时刻的输出仅仅取决于该时刻的输入,与电路原来的状态无关 不仅仅取决于当前的输入信号,而且还取决...

    比较项目

    组合逻辑电路

    时序逻辑电路(状态机)(同步)

     输入输出关系

    任意时刻的输出仅仅取决于该时刻的输入,与电路原来的状态无关

    不仅仅取决于当前的输入信号,而且还取决于电路原来的状态,或者说,还与以前的输入有关

    有无存储(记忆)单元

    无(不能包含)

    包含

     

    结构特点

    只包含门电路

    组合逻辑电路+存储电路

    输出状态必须反馈到组合电路的输入端,与输入信号共同决定组合逻辑的输出

     

     

     分析方法

    从电路的输入到输出逐级写出逻辑函数式,最后得到表示输出与输入关系的逻辑函数式。然后用公式化简法或者卡诺图化简法得到函数式的化简或变换,以使逻辑关系简单明了。

    有时还可以将逻辑函数式转换为真值表的形式。

    1、写出每个触发器的驱动方程

    2、将驱动方程带入触发器的特性方程得到状态方程组

    3、根据逻辑图写出电路的输出方程

    状态转换过程描述:

    状态转换表、状态转换图、状态机流程图、时序图

     

     

     

    设计方法

    1、逻辑抽象

    2、写出逻辑函数式

    3、选定器件类型

    4、将逻辑函数式化简或者变换成适当的形式

    5、画出逻辑电路的连接图

    6、工艺设计

    1、逻辑抽象得到状态转换图或者状态转换表

    2、状态化简

    3、状态分配(状态编码)

    4、选触发器求出状态方程、驱动方程和输出方程

    5、根据方程式画出逻辑图

    6、检查设计的电路能否自启动

     

     

    常用组合逻辑电路

    编码器

    译码器

    数据选择器

    加法器

    数值比较器

    锁存器

    触发器

    寄存器

    移位寄存器

    存储器

    根据逻辑电路的不同特点,数字电路可以分为:组合逻辑和时序逻辑。

    1 组合逻辑:

    组合逻辑的特点是任意时刻的输出仅仅取决于该时刻的输入,与电路原本的状态无关,逻辑中不牵涉跳变沿信号的处理,组合逻辑的verilog描述方式有两种:

    (1):always @(电平敏感信号列表)

    always模块的敏感列表为所有判断条件信号和输入信号,但一定要注意敏感列表的完整性。在always 模块中可以使用if、case 和for 等各种RTL 关键字结构。由于赋值语句有阻塞赋值和非阻塞赋值两类,建议读者使用阻塞赋值语句“=”。always 模块中的信号必须定义为reg 型,不过最终的实现结果中并没有寄存器。这是由于在组合逻辑电路描述中,将信号定义为reg型,只是为了满足语法要求。

    (2):assign描述的赋值语句。

    信号只能被定义为wire型。

    2 时序逻辑:

    时序逻辑是Verilog HDL 设计中另一类重要应用,其特点为任意时刻的输出不仅取决于该时刻的输入,而且还和电路原来的状态有关。电路里面有存储元件(各类触发器,在FPGA 芯片结构中只有D 触发器)用于记忆信息,从电路行为上讲,不管输入如何变化,仅当时钟的沿(上升沿或下降沿)到达时,才有可能使输出发生变化。

    与组合逻辑不同的是:

    (1)在描述时序电路的always块中的reg型信号都会被综合成寄存器,这是和组合逻辑电路所不同的。

    (2)时序逻辑中推荐使用非阻塞赋值“<=”。

    (3)时序逻辑的敏感信号列表只需要加入所用的时钟触发沿即可,其余所有的输入和条件判断信号都不用加入,这是因为时序逻辑是通过时钟信号的跳变沿来控制的。

     

     

     

     

     

     

     

     

     

     

     

     

     

     

     

     

     

     

     

     

     

     

     

     

     

     

     

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  • Verilog编程网站学习——门电路、组合电路时序电路一、Verilog编程网站二、门电路(一)与门(二)NOR门(三)异或门三、组合电路(一)组合电路一(二)组合电路二(三)组合电路三三、时序电路(一)时序电路一...

    一、Verilog编程网站

    二、门电路

    (一)与门

    • 题目链接:链接

    • 关系图

    在这里插入图片描述

    题目:本题要求使用 Verilog 语言描述一个模块,实现下图中与门。

    在这里插入图片描述

    解:图中in2输入信号需要取反。

    在这里插入图片描述

    &和&&的区别:&是逐位与,而&&是逻辑与。

    (二)NOR门

    关系图

    在这里插入图片描述

    • 问题:本题要求使用 Verilog 实现一个 NOR 门,注意这里其实是或非门,而不是更常见的异或门,或非门是或门的输出取反。
    • 解:

    在这里插入图片描述

    (三)异或门

    题目链接:链接

    异或门的输入输出可以概括为:(输入)相同(输出)为 0 ,不同为 1 。

    关系图

    在这里插入图片描述

    题目:本题要求使用 Verilog 实现一个XNOR 门,如下图:

    在这里插入图片描述

    解:此处foo中间信号取反这里写中间信号是为了便于理解,实际编程中应该为assign out = (in1 ~^ in2) ^ in3;以节约资源。

    在这里插入图片描述

    三、组合电路

    (一)组合电路一

    题目链接:链接

    题目:完成下图中的电路。

    在这里插入图片描述

    解:由图中电路图可知,需要3个assign语句,2个中间信号。

    在这里插入图片描述

    为便于理解,可为:

    module top_module(
    	input x,
    	input y,
    	output z);
    
    	wire z1, z2, z3, z4;
    
    	A ia1 (x, y, z1);
    	B ib1 (x, y, z2);
    	A ia2 (x, y, z3);
    	B ib2 (x, y, z4);
    	
    	assign z = (z1 | z2) ^ (z3 & z4);
    
    endmodule
    
    module A (
    	input x,
    	input y,
    	output z);
    
    	assign z = (x ^ y) & x;
    	
    endmodule
    
    module B (
    	input x,
    	input y,
    	output z);
    
    	assign z = ~(x ^ y);
    
    endmodule
    
    

    这里的A、B两个模块为之前的题目。

    (二)组合电路二

    实现下图中表示的电路:

    在这里插入图片描述

    • 解:代码应该有 4 个 assign 语句,对应四个逻辑门,或者说模块。
    `default_nettype none
    module top_module (
        input a,
        input b,
        input c,
        input d,
        output out,
        output out_n);
        assign	out   = (a & b)| (c & d);
        assign	out_n = (~a & b)| (c & d);
    
    endmodule
    
    

    default_nettype none 是一个宏定义语句,这里是直接驱动。为便于理解代码可为:default_nettype none
    module top_module(
    input a,
    input b,
    input c,
    input d,
    output out,
    output out_n );
    wire and_1 = a & b;
    wire and_2 = c & d;
    wire or_1 = and_1 | and_2;
    assign out = or_1;
    assign out_n = ~or_1;
    endmodule
    为什么没有说好的 4 个 assign 语句,因为在定义 3 个中间信号的同时,还给它们赋了值,这在 Verilog 语法中也是允许的。

    (三)组合电路三

    题目链接:链接

    实现下图中表示的电路:

    在这里插入图片描述

    解:本题要实现个稍稍复杂的电路:数电芯片 7458 。它有 10 个输入信号,2 个输出信号。你可以选择对每个输出信号,使用一个 assign 语句,也可以先产生第一级逻辑门输出的 4 个中间信号。有时间的话,两种方式都可以尝试下。
    使用assign语句:

    在这里插入图片描述

    module top_module ( 
        input p1a, p1b, p1c, p1d, p1e, p1f,
        output p1y,
        input p2a, p2b, p2c, p2d,
        output p2y );
        assign p1y = (p1a & p1b & p1c) | (p1d & p1e & p1f);
        assign p2y = (p2a & p2b) | (p2d & p2c);
    endmodule
    
    

    三、时序电路

    (一)时序电路一

    题目链接:链接

    实现下图电路,包含两个输入和一个输出(实现D触发器的功能)。实例化三个my_dff,然后将它们连接在一起,构成长度为3的移位寄存器。注意:clk端口需要连接到所有的寄存器实例上。

    在这里插入图片描述

    解:

    在这里插入图片描述

    (二)时序电路二

    题目链接:链接

    实现下图电路:

    在这里插入图片描述

    解:给出了一个可以做16bit加法的模块add16,实例化两个add16以达到32bit加法的。一个add16模块计算结果的低16位,另一个add16模块在接收到第一个的进位后计算结果的高16位。此32bit加法器不需要处理输入进位(假设为0)和输出进位(无需进位),但为了内部模块为了结果的正确仍要处理进位信号。(换句话说,add16模块执行16bit的a+b+cin,而顶层模块执行32bit的a+b)。

    在这里插入图片描述

    (三)时序电路三

    题目链接:链接

    • 这次来实现一个改进型的加法器,如下图所示。第一级加法器保持不变,第二级加法器实现两个,一个假设进位为0,另一个假设进位为1。然后使用第一级结果和2选一选择器来选择哪一个结果是正确的。

    ripple进位加法器的一个缺点(见前面的练习)是加法器计算进位的延迟(从进位开始,在最坏的情况下)相当慢,并且第二级加法器在第一级加法器完成之前不能开始计算其进位。这使加法器变慢。一个改进是进位选择加法器,如下所示

    在这里插入图片描述

    解:在本题中,您将获得与上一练习相同的模块add16,它将两个16bit数和进位输入相加,并产生16bit的结果和进位输出。您必须实例化其中的三add16来构建进位选择加法器,同时实现16bit的2选1选择器来选择结果。

    在这里插入图片描述

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