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  • 非常好的IC模拟 版图设计 全面讲述版图设计时遇到的问题
  • IC模拟版图设计.ppt

    2021-03-08 19:39:31
    IC版图设计的PPT
  • IC模拟版图设计.pdf

    2019-08-13 14:54:32
    模拟IC版图设计,包括版图基本知识、版图所需文件、版图设计过程中需要考虑的问题等。
  • 第一部分:了解版图 版图的定义 版图的意义 版图的工具 版图的设计流程 第二部分:版图设计基础 认识版图 版图组成两大部件 版图编辑器 电路图编辑器 了解工艺厂商
  • IC 模拟版图

    2013-08-22 21:03:23
    IC 模 拟 版 图 p p t(适 于 初 学 者)
  • Cadence IC 模拟版图初学手记

    万次阅读 多人点赞 2017-08-20 20:33:45
    (3)如果要画版图,一定要选compile a new tech file 或attach to an existing tech file,如果选第一项,则在弹出窗口里输入要compile的tf文件的路径,如果选第二项,则选择一个已经存在的库,你新建的库就会attach...
     Cadence初学手记(一)

    学用Cadence也有一段时间了,但写这Cadence初学手记的想法是来自boyfriend的一句话,他说,我们遇到困难上网搜资料的时候,经常能从很多人的博客里找到答案,我们也可以把自已会的一些问题写到我们的日志里,这样也许别人也能从我们这里得帮助呢,网络嘛,就是一个人人为我我为人人的地方啊。我想对啊对啊,这话说得多贴心啊。我从连UNIX都不会进开始一路摸索着走来,我深深知道初学者要经历的苦闷和彷徨。虽然现在依然很菜鸟,但总算有了一点小小的心得和体会,如果有一天,你搜索到我的页面,如果我这粗浅的学习手记能对你有一点点的启发,那请你笑一笑,我会奖励自已吃一颗巧克力!

    (一)如何进入Cadence

    (1)进入UNIX系统后,点击右键,在弹出菜单中点选tools–terminal,在terminal提示符后键入icfb,启动Cadence.如果在icfb后加&则那个terminal窗口还能干别的,要是不加就什么都不能干了,而且关掉terminal Cadence也会关闭(不知道专业一点该怎么表达,只能这么直白地说了,呵呵)

    (2)在主窗口CIW里,点file–new–libarary,新建一个库,然后可以在库里新建cellview.view name有schematic(原理图)layout(版图)symbol(符号)等,根据需要选择

    (3)如果要画版图,一定要选compile a new tech file 或attach to an existing tech file,如果选第一项,则在弹出窗口里输入要compile的tf文件的路径,如果选第二项,则选择一个已经存在的库,你新建的库就会attach到那个库,就是说两个库用一个工艺文件

    (4)将一个已有的库包含进来用libarary path manager,在tools菜单里,启动后,左边输入库名,右边输入库路径,再点file–save,就可以了,库路径信息保存在cds.lib文件中

    今天先写最简单的,明天介绍怎么画电路图!
     
     Cadence初学手记(二)

    (一)建好库后,新建cellview时选schematic,进入原理图编辑窗口,然后就可以画电路图了,和其它画电路图的软件如protel大体上都是差不多的,都是加入原件后扯线就行了

    (二)发几个常用快捷键,用Cadence时,一定要熟练使用快捷键,可以给你的工作提供很大便利

    i——添加元件;(我一般都用sample库的mos管,二极管等,basic库的VDD,GND)

    p–加输入输出引脚

    [——缩小两倍;

    ]——扩大两倍;

    w——连线(细线);

    f——全图显示;

    q——查看元件属性。

    u–撤消上一次操作

    U–重做上一次操作

    c–复制

    m–移动

    (在选复制移动后,点F3键,可出现设置对话框,可以设置复制几行几列,ratote(旋转)sideway(左右镜像翻转)updown(上下镜像翻转))

    X–检查并存盘

    S–存盘

    (三)可以把画好的电路图封装成symbol,以后就可以调用自已的原件了。方法是点design–creat cellview–from cellview,再点OK就好了


     Cadence初学手记(三):画版图

     1、在一个包含工艺文件的库里新建cell,cellview选layout

    2、常用快捷键

    r:画矩形(retangel)

    k:创建尺子

    shift+k:清除所有尺子

    m:移动(move)

    c:复制(copy)

    s:伸拉(strech)

    shift+m:两图形融合(merge)

    shift+c:切图形(chop)

    u:取消上一次操作(undo)

    shift+u:重复上一次操作(redo)

    q:属性

    l:标签(label)

    另:键入上述命令后按F3,可以出现高级选项对话框

    3、了解了快捷键,我们现在开始画版图啦!首先,在左边的LSW窗口点击你所需要的层次,比如先选oxide(或active),再按r,拖动鼠标,画出一个矩形,再按k,标定好尺寸,再按s,拖动矩形边调整到合适大小,这样有源区就画好了,同样方法再选poly层画栅,metal1画金属线,cont层画接触孔,一个最简单的mos管就画成了

    4、关于版图的层次

      (1)版图的层次由工艺文件定义,也可以自已添加或删除,在CIW窗口中,点technology file–edit layers,出现对话框,有add,edit,delete等选项,点add新加层次时,要注意display resourse一定要和其它层选的不一样,否则这两个层显示的条纹色彩就一模一样。还有stream data type number,stream layer number等,与将来导出GDS文件有关,具体什么含义我也没弄太清楚。修改结束后会提醒你工艺文件已修改,是否保存

     (2)关于各层显示:各个层次的显示由.drf文件定义,可以在LSW窗口中,点file–display resourse进行修改,边框,条纹,颜色等等都可以修改,一切按自已习惯来,也可以在出现的对话框中,可以点file–load来载入已经存在的.drf文件。修改后的显示信息也可以保存,以便下次直接调用

    补充:今天新学到一点知识,就是在打label的时候,一定要把label包含到所要标记的线条里,否则后期DRC的时候就系统就认不出来啦,我可是吃过这方面的亏,今天总算知道啦,多谢清华的一位仁兄了。

    还有,在绘制版图的时候,如果层次很多,有些层又暂时用不着,可以将其屏蔽,通过LSW上的AV(all visible)NV(none visible) AS(all selectable) NS(none selectable)来实现,这样画面就清爽多啦


     Cadence初学手记(四):电路的Hspice仿真

    1、将电路导成网表:将画好的电路图check and save后,在CIW窗口里,点file–stream out–CDL,在弹出窗口里点browser,选定要导出的电路图,设置好路径(路径如果不填就在启动Cadencer的目录下)和导出文件名(默认为netlist),点OK

    2、找到你刚刚生成的网表,对其进行编辑,我一般是先把GLOBAL VDD GND那一行前面的星号去掉,因为星号是代表注释掉某一行语句,而我们需要VDD GND做为全局变量。然后再把最下面main circuit那一块里的subckt前加上星号,subckt意思是定义子电路,在main circuit里无需定义子电路。

    3、去掉最后的end cellname,加激励:下面是我经常用的激励(有点白,但很好用噢)

    v0 VDD GND 6 *定义电源和地之间的电压 6V*

    v1 IN1 0 pulse(0 5 5u 1n 1n 5u 10u) *输入信号1 脉冲 低电平0V 高电平5V 延迟5u 上升时间1n 下降时间1n 正半周时间5u 周期10u*

    .op *分析静态工作点 *

    .option list post nomode *这句不太懂,汗*

    .print *输出说明,还可写成print v(节点名称) i(r1) p(r1) 分别代表输出电压电流和功率*

    .inc ‘/home/user1/n95.inc’*要用到的工艺制程*

    .tran 1u 300u *每1u分析一点,总共分析300u*

    .end

    4、在保存网表的路径下,打开终端,键入hspice netlist(或你的网表名),程序开始运行,等运行结后,键入awaves netlist.tr0,就可以看波形啦,想看哪个波形,在result browser里一双击就可以了

    Cadence学习手记(五):版图的DRACULA验证

    1.将版图导成GDS文件:在CIW窗口中点file–stream out,在弹出的对话框中点browser选定你要导的版图,设置好输出文件名,路径等等点OK

    2.对DRC文件进行修改:在INDISK后,写入你的GDS文件路径及文件名,OUTDISK后设置你的输出文件名,PRIMARY后写你的cellname,workdir后写你的DRACUAL程序路径,改好后保存

    3.将改好的DRC文件和GDS文件放在同一目录下,并在此终端下键入PDRACULA,在提示符后输入”:/g cellname.db”,程序开始运行,生成jxrun.com等可执行文件,程序运行完后输入“:/f”推出程序

    4. 输入jxrun.com,系统开始进行DRC验证,生成一堆文件,这些文件怎么看我还不太明白,等我慢慢研究,以后汇报啦

     Cadence初学手记(六):关于command file


    今天粘点别人的东西,我也不是很精通,只好照抄啦。

    我们常把dracula的脚本语言叫做command file,command file结构大致分为三大块即: 

    主体说明部分(description block),用来设定输入/出database信息,运行的模式等相关信息; 

    图层说明部分(input layer block),用来说明所要操作的图层,文字等信息; 

    主体操作部分(operation block),这是command file的操作运算部分

    一、主体说明部分

    给个例子
    *description 

    primary = top1017 ;primary cell name 

    indisk  = ../db/top.db ;input file name 

    outdisk = out.dat ;output file name 

    printfile = prt ;output log file 

    resolution = 0.005 mic ;minium layout increment 

    scale = 0.001 mic ;tap equivalent 

    listerror = yes ;enable output log file 

    program-dir = /home/dracula ;directiory include dracula program 

    mode = exec now ;execution mode 

    keepdata = inquery;smart;yes 

    delcel = tmp ;cell delete 

    text-level = 1 ;consider text in nth level 

    system = gds2 ;database format 

    *end 

    黄色的字是一般是要自已改的
    二、图层说明部分,就是定义版图中所用的层,如:

    *input-layer 

    pwell  = 1 

    pplus  = 2 

    cont   = 5 

    … … 

    mt1    = 6 text 6 attach mt1 texttype 2 

    substrate = bulk 99 

    connect-layer = poly mt1 mt2 

    temporary-layer = ngate pgate aplug 

    *end 

    三、主体操作部分

    这部分就好像编程似的,比如,要检查两根metal1的间距不能小于0.6u

    语句如下:

    ext[h] mt1 lt 0.6 out drc01 40

    整个operation部分的内容就是

    *oper

    ext[h] mt1 lt 0.6 out drc01 40

    *end

    本句的具体意思就是

    mt1 extend to mt1 less than 0.6 ,and check notch, 

    output error named drc01 by layer number is 40 at last

    ext 表 extend

    [h] 为该命令的选项,为check notch

    lt 为little

    out 为output

    写dracula command file就像写八股文,照着往上套就是。

    就写drc command file来讲,主要针对designer rule来写,

    首先看懂rule后,再去规则一下,主要思路如下:

    1,定义好所要用到的层

    2,将要层进行细化,来表达准确的含意

    3,定义好组件

    4,给定check rule

    比如说,要检测出gate与cont的rule

    1,定义好层


    pplus = 2

    cont = 5

    poly1 = 12

    thin = 8


    2,细化


    and  pplus  thin  pthin;;pplus与thin重合的部分定义为pthin,即p型的thinoxide

    and  nwell  pthin  pdiff;;pthin与nwell重合的部分就是要来形成pmos的部分


    3,定义组件


    and  poly1  thin  gate ;poly1与thin交结的地方,即是gate

    and  pdiff  gate  pgate;;gate在pdiff,就认定为pgate

    not  gate  pgate  ngate;;gate除去pgate,就认定是ngate


    4,给定rule


    ext[to]  cont  gate lt 0.4 out drc04 40;;gate距cont,至少0.4u


    此例中,先定好要用到的层,细化时即是定义由基本层派生出的层

    将层与层进行组合,就形成你所想要定义的组件,对应到平时所讲的

    如,gate,pmos,nmos等,这些并不是单纯的层,而是由层与层交织出的组件。

    值得注意的是,这些定义要能真正体现mask的本意,否则command file就是无意义的。

    以小见大, 就可以完成command file的编写
     

     Cadence初学手记(七):版图与电路对比lvs

    1、将版图转换成GDS文件:和前面讲DRC时一样,就是在CIW里点file–export–stream out,设置好文件名和路径,点OK

    2、将电路图转换成网表:CIW里,file–export–CDL,设置文件名和路径,点OK

    3、将GDS文件,网表和LVS文件都拷在同一个目录下

    4、修改LVS文件:INDISK后写你的GDS文件路径

            OUTDISK后写输出文件名

            PRIMARY后写你的top cellname

                   program dir后写DRACULA程序的路径

    5、将netlist转换成LVSLOGIC.DAT:在验证目录路径下,键入大写LOGLVS,然后在冒号后输入“cir 网表名”编译网表,“con 要转换的电路原理图的top cell名”将top cell转换成XTR文件,“:SUMMARY”看电路图情况,包括各种器件个数,’:x’退出

    6、在同一路径下,键入PDRACULA,在提示符后输入“/g lvs文件名”,“/f”退出,生成jxrun.com

    7、输入jxrun.com则开始执行LVS检验,若输入jxrun.com>cellname.log,则检验在后台执行并将结果输出到cellname.log文件里

    8、程序结束后,生成很多文件,可通过lvs.lvs来查看错误
     

      Cadence初学手记(八):关于LSW

    我一直记得以前见过关于用鼠标及shift使某一层不可见或不可选,就是记不得了,前两天琢磨了下,琢磨出来了,汇报下:

    middle:使某一层不可见,要注意这层不能是选定用来绘图的那一层

    shift+middle:只有点的那一层可见,其余不可见,相当于NV

    right:使某层不可选,某层处于不可选状态时,颜色会变淡些,在版图上你就无法选定由这层画出的图形

    shift+right:只有点的那一层可选,其余不可选,相当于NS

    要解除不可见或不可选的状态,再点一下middle或right就可以了

      Cadence初学手记(九):hspice小窍门 LVS的小经验

    完LVS又把仿真好好搞了搞,所有参数都仿完了,并且很理想,又掌握了点新知识,小有成就感,呵呵

    1、改变横坐标:在result browser窗口里,选中你想要作为横坐标的变量,再点Apply就可以了

    2、如果电路是层次化的,想看某一模块里某一cell的电压或电流,在网表里写blockname.cellname就可以,比如看一个管的漏电流:print dc i(XI.mp24)。再在results browser窗口hierarchy栏双击top,点选某一模块,就可以在types和curves里点击相应的项目查看波形

    3、有时会提示“input file has no data”怎么办?明明网表在,激励在,怎么no data呢?愁煞人也

      哈哈,这可是和我一个教研室的stronger大哥经历了血的教训后发现的独门秘籍,一般人我不告诉他!

      其实也很简单,就是修改网表的时候,删最后那一行的“ends cellname”时,千万不要把那一行全部选删掉,就选那几个字删就好,否则就会no data,神奇吧。发现这么点细微的差别实在不易啊,在此向stronger大哥敬礼了先~~


               LVS的小经验:

    前几天非人的LVS经历给了我惨痛的教训,面对着几百个的UNMATCH,那个痛苦啊!有时有错误却死活查不出来,郁闷得我简直想拿头撞墙。不过现在好了,我挖地三尺地查啊查,总算守得云开见月明了,有点小经验,汇报汇报:

    1、确保所有的LABEL均被识别出来,尤其是VDD和GND的。LABEL用哪一层金属都可以,只要将其原点包含到你要标识的那个金属条里就行

    2、特别要注意PAD之间不能短接。我这次做LVS最开始只认出了四个输入,四个输出及电源和地都没有被认出来,我百思不得其解,后来上网请教,得知要查查PAD是否有相同的器件连接。我一查,果然,由于我粗心马哈,metal3有部分重叠,几个PAD连成一片,能认出来才怪。断开重叠的metal3,又发现多打了几个via,把电源和地打通了,除掉那几个害人的via,又发现两个输出的功率管的漏极接到一起了,就相当于一个管子接了两个PAD,肯定会出错啦

    3、报告结果的.lvs文件中,差异报告部分左边是原理图的器件,右边是版图的器件,我一般都是从不匹配的节点开始找。在LVS--setup后,将不匹配的netname写入LVS view窗口的第二栏里,再点fit ,不匹配的net就会高亮显示,再在原理图窗口用edit–search,找到相应的net,就可以比较两者,看哪儿出错了

    4、关于LVSCHK选项的简介,从网上找的,发一下

    LVSCHK[option]


    Option解释如下:


    A  将串连电容认做一个

    B  仅仅保持并联三极管的单个性,有多少是多少。其他如并联的mos,dio,ldd,res,cap等全部认成一个!

    C  如果没有定义X选项,则把各种Pmos Nmos组合起来认成device,如nor nand aoi oai等。这里的pmos 和nmos必须是     在lvs cmdfile中被定义为MOS[P] MOS[N].

    E和E` 怎样认一些并联的器件,并联的器件其实就是类似或相同的器件。(晕了),lvschk有两种认的方式,一种是E
          ,以device为单位来认,另外一种就是E`,以node为单位来认。都指的是线路和layout的互相识别。lvschk后面有一些例如wpercent=0 什么的,如果没有,那么dracula自动打开lvschk的E选项.E和E`不能同时在lvschk里面出现。书上建议说最好run两遍,一遍带E,一遍带E`,只有真正的错误才是在两次的错误报告中同时出现。

    F  过滤掉没有用到的mos,比如在gate array的案子中。线路和layout可以单独过滤

    G  过滤掉没有用到的mos,比如在gate array的案子中。线路和layout同时过滤。

    K  有K就自动将B变成无效了。但是如果有S选项也有K选项,那么K无效了。K表示不把所有的并联device smash。

    L  有L有C,C被盖掉。L跟C差不多,仅仅不包含aoi 和 oai。

    M  dracula可以认出这种inverter(这个inverter用来short nand或nor的gate)

    N  在gate级别认substrate,否则是在transistor level上认。如果有虚gate的情况,同时需要N 很T选项。

    O  首先,用了O就不能用X。在没有连接vdd或者gnd的情况下,依然可以认出并联或者串连的mos来!挺有用!

    P  检查电容的极性!

    R  smash 串联的电阻。也就是说,串多少个都认成一根!除非分叉!

    S  接了power或者gnd的mos,将几个并联的认做一个。(没见过哪个cmdfile没用这个选项)

    T  前面略有介绍。

    U  去掉不相关错误,好用啊

    X  有X就不能swap。

    Z  过滤掉那些没有接到power或gnd上的device。


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  • 模拟版图设计流程

    千次阅读 2019-05-01 16:35:52
    模拟版图设计流程 首先对全部步骤进行一个汇总如以下8步: 1、建立原理图(电路图)--Composer 2、建立Symbol视图 3、原理图仿真--ADE 4、版图设计--Assurance Virtuoso 5、设计规则检查---Assura DRC 6、版图与...

               模拟版图设计流程

    首先对全部步骤进行一个汇总如以下8步

    1、建立原理图(电路图)--Composer
    2、建立Symbol视图
    3、原理图仿真--ADE
    4、版图设计--Assurance Virtuoso
    5、设计规则检查---Assura DRC
    6、版图与原理图一致性检查--Assura LVS
    7、寄生参数提取--Assura RCX
    8、层次化管理和后防真

    其次对每一步进行简单的描述

    1、建立原理图(电路图)--Composer

    • 在CIW窗口中File->NEW->CellView
    • 原理图输入常用快捷键

    2、建立Symbol视图 

    • 建立步骤、
    • 检查并保存

    3、原理图仿真--ADE

    • 可以在原理图中添加信号源作为输入
    • 可以在仿真文件中对输入信号和电源值进行设置
    • 仿真类型:DC AC Tran

    4、版图设计--Assurance Virtuoso

    • 可以从原理图中的信息直接导入到版图,后期只需要进行布局和走线
    • 也可以的直接绘制,需要绘制有源区、N阱、多晶硅、金属等尺寸,和布局走线
    • 版图输入常用快捷键

    5、设计规则检查---Assura DRC

    • 1、检查版图绘制是否符合工艺规则,主要是间距和线宽等一些规则参数
    • 2、步骤参考文档

    6、版图与原理图一致性检查--Assura LVS

    • 步骤参考文档
    • 只有DRC正确后才能LVS,只有LVS完成后才能进行RCX,起承上启下的作用

    7、寄生参数提取--Assura RCX

    • 步骤参考文档
    • 由于工艺本身限制和元器件与元器件之间,层与层之间难免会互相产生影响,这将导致实际电路中会生成一些附加元件,这些元件并不是我们设计的也不是我们想要的,但它又是真实存在,对我们的电路将产生影响有时这种影响是致命的

    8、前防和后防真

    • 前防:未加寄生参数之前的仿真,也叫理想仿真,其结果同原理图仿真
    • 后防:加了寄生参数后的仿真,也叫实际仿真
    展开全文
  • 模拟版图设计工程师为专业版图设计人员,主要负责通过EDA设计工具,进行集成电路后端的版图设计和验证,最终产生送交供集成电路制造用的GDSII数据。中文名版图设计工程师,我们也称之为layout 。 工作内容负责进行...

    IC设计职位介绍之“模拟版图工程师”
    一、模拟版图工程师介绍
    模拟版图设计工程师为专业版图设计人员,主要负责通过EDA设计工具,进行集成电路后端的版图设计和验证,最终产生送交供集成电路制造用的GDSII数据。中文名版图设计工程师,我们也称之为layout 。
    工作内容负责进行版图布局规划。有一定的全定制模块版图设计实践经验,独立进行版图规划、设计或验证等。承担模块(Block Level)版图设计、改进和维护等工作。在上级工程师的指导下解决模块版图设计一般难题。按时完成指标、计划并保证质量。
    • 模拟IC设计流程
    在这里插入图片描述
    模拟版图设计处于IC设计流程的后端,属于模拟IC设计岗位的一种,随着国内集成电路产业的蓬勃发展,需要用到的岗位也越来越多,而每个芯片最终能够付诸于生产都离不开集成电路版图设计师的功劳,所以产业对这类人才是非常急需。很多大公司电路设计和版图的人数已经达到1.5:1了,现在因为市场需求量大,还成立了很多外包公司,而这些外包公司80%的人员都是版图设计工程师。
    二、模拟版图工程师的主要工作

    1. 建立规范的工作环境
      模拟版图工程师最核心的工作是画版图,但在任何工作之前都应该做好准备工作,以让自己在工作中可以顺利,流畅,高效率,项目前的准备工作对版图工作来说要显的更为重要的一些。其中需要重点准备的有以下内容:
      • 按照公司规范建立标准的文件文件路径;
      • 收集项目相关资料,了解项目相关信息;
      • 添加基础库;
      • 建立工作库;
    2. 熟悉工艺
      每个项目可能采用不同的工艺,每个工艺都有一些各自的特点需要特别去注意,哪怕是常用的工艺也需要去巩固一些基本的规则要求。
    3. 完成项目版图工作
      版图工程师最主要的工作任务就是按时,按质量的完成布图工作。这对大多数版图工程师来说即是最简单的工作,也可能是最难的工作,版图工作流程基本如下:
      • TOP电路图分析和信息收集
      • TOP FLoorplan示意图
      • 初始Floorplan
      • 优化FLoorplan
      • Cell review和TOP连线
      • DRC LVS验证
      • TOP checklist,优化TOP版图。
      • Tapeout
    4. JDV
      JDV是版图数据送到工艺厂后,工艺厂返回的mask图像数据,用于ic设计公司检查数据的正确性。虽然JDV出错的几率很小,但是依然有可能人为出错的,JDV检查是IC流片前最后一次检查,所以还是需要严谨,细致的对待,防止动辄数十万的研发资金的损失。
    5. 改版
      改版是在原有版图上进行优化,修改部分层次,改版是每个公司经常有的工作,是项目完成后的debug,对模拟版图工程师来说改版是相对轻松的工作。
    6. 完成工作报告
      任何工程师的工作都离不开报告,版图工程师一样需要准备各种报告,一个优化的工程师都多少具备一些文案功底,这听起来有点为难作为理工生毕业的我们,实际上大可放心,咱们不需要妙笔生花把一份报告写的繁花似锦,版图报告是刻板,严肃的,每个公司都有其特定的格式和要求,任何人只需要按照要求完成就可以,基本没有个人发挥写作功底的余地。
    7. 制定工作流程
      一个好的流程,对一个公司是极其重要的,属于企业文化的一种,好的流程可以提高工作效率,最主要的是人都会犯一些低级错误,而严谨的工作流程,会极大的减少人为的低级错误,版图工程师既要坚持执行流程,又要在工作中,制定,优化更加合理有效的流程。
    8. meeting
      和其他工程师一样,经常还有无穷无尽的会议要开,各种review,各种讨论。因为版图是一个严谨的活,如果你作为会议组织者,请记得事先做好充分的准备噢,不然很容易被人问住的,这会容易让你的同事鄙视的。

    三、版图工程师所应具备的技能和能力
    版图是一个入门非常简单,可能只需要2个月的基础培训就可以工作的工种,但版图同时又是一份涉及知识面非常广阔,资深较难的工作,下面每个类别的内容如果精通都可以换其他专业工作了,版图有意思或者矛盾的地方就是下面这些方向你即需要掌握又不需要达到精通的地步,就可以很好的完成版图工作了。

    1. 熟练掌握工具平台,主要有以下几种:
      • LINUX:工具应用的基础平台,需要熟练掌握大部分LINUX命令和VI命令
      • Virtuoso :IC51和IC61两个版本,Virtuoso是版图的画图工具,现在大多数公司的选择。
      • Laker : 另外一种版图设计工具,相比virtuoso市场占有率少一些。
      对于大多数layout工程师而言,版图设计工具只需要会virtuoso和laker中的一种基本就可以了,版图设计工具相对来说比较简单,哪怕开始不会,只需要简单培训1周就可以运用。工具的熟练度,可以极大影响到工作的效率,这就和画师没有一支熟悉的笔,一张好纸一样难以画出一张好画是一个道理,“工具熟悉”是资深工程师的标配,“工具精通”是大神级别的版图工程师的要求。
    2. 熟悉各种典型的设计工艺,比较出名的有以下几家:
      • TSMC
      • CSMC
      • SMIC
      • Dongbu
      • Umc
      工艺按制程主要分nm 级别以上工艺,如0.13um,0.18um,0.35um 为代表,nm 级别以下的90nm,60nm,40nm,28nm,14nm,7nm为代表。两种大的制程对版图的画法要求还是有所区别的,资深工程师最好两种工艺的项目都做过,当然哪怕只是精通其中一类都是不愁找工作的。如果可以都会当然更好,技多不压身,永远是正确的。
    3. 熟悉rule 文件:
      各种规则文件,是版图工作中必不可少的资料,只有熟悉这些rule和相关文档,才能在需要的时候高效率的解决版图上的各种问题。
    4. 相关项目经验:
      没有犯错的人,永远不知道经验的可贵,版图工程师往资深工程师走的路上,需要大量的实践积累,一次失败可能比更多的理论分析更加有效。
    5. 语言能力:
      Rule文件的修改和各种脚本是CAD的工作,但是版图工程师也需要具备一定的能力,因为并不是所有的公司都有CAD这个职位,很多时候都是layout工程师自己解决,这就需要版图工程师会一些shell语言规则和DRC,LVS语言写法。
    6. 扎实的理论基础:
      可以指导新人,并在关键点和电路讨论,解决技术问题。 如果你不想只做一个低价的操作工,而要变成工程师的话,和同事分析问题,自己分析版图问题的时候,都需要相应的理论知识作为支撑,比如ESD和latch up。
    7. 扎实的画图能力:
      有句话叫做细节决定成败,这句话用在版图上特别适合,版图的最小单位已经到7nm了,生产的芯片是特别金贵的科技产品,任何低级错误都可能导致流片失败,越是严谨,细节,你的成功率越高,良率越高。
    8. 基本的协调,统筹能力:
      版图工作大多时间都是一个团队合作的工作,很少有1个人负责一个项目的时候,所以良好的协调和统筹能力是整体效率和流畅性的保证。会为你的工作能力加分,让你更加容易升级到经理级别。
    9. 耐心,细心,严格的流程执行力:
      产品可靠性和效率的保证。
      四、TOP 版图工程师和Cell版图工程师
      版图工程师按照能力或者工作年限,经验大致可以分为两个阶段,cell 版图工程师和TOP版图工程师,版图TOP是指芯片版图的最上层,也泛指整个版图。TOP layout就是指负责版图任务分配和顶层连线的版图工程师。也可以理解成这个项目的版图总负责人,负责tapeout的人选。 如果把整个项目比喻成一张大的拼图,cell就是整个拼图中的一小块。版图工程师能不能画TOP是能力区别的一个重要分水岭,一般layout在公司都会经历简单cell,重要cell,改版TOP,TOP layout的流程,很多时候如果公司的不注重培养新人,可能3年都做不上TOP版图。 不过如果你愿意学习并努力,只需要1年你也可以做到TOP,很多时候模拟版图知识并不是那么难,只看你是否愿意努力。
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      TOP layout是一个沟通的中心点,所有项目组的人都会和TOP layout进行信息交换,同时要对信息进行分析,判断,然后解决相应问题。 项目的最终进度实际上是由TOP layout 掌握的,资深的TOPlayout会对项目进度起到决定性作用,带领组员加班是最简单的,也是最实际有效的办法。但更多的应该是通过合理的安排,提高整个项目组的工作效率。而不完全听从电路项目经理的安排。
      Cell layout 是项目里的重要组成部分,同样是沟通中的一个重要节点,他需要和TOP layout进行充分的沟通交流,整个芯片版图的完成好坏,很大程度决定在cell画的好坏,所以cell layout的工作依然是非常重要的,只有cell完成的好,才有机会做TOP layout。
      我们刚才说了,模拟版图工程师最基础,也是最重要的工作是,按时、按质量的完成版图。版图画的好不好业内一般有三个评判标准:
      • 性能好
      • 面积小
      • 版图的艺术
      性能代表质量,面积代表成本,艺术代表细节,可靠性也算成本的一种,性能,成本都处理很好的版图工程师,就是资深的版图工程师了。超越TOP layout之上的级别!
      五、职位薪资和发展方向
      中国集成电路产业人才白皮书(2017-2018)》显示,截至2017年底,我国集成电路产业现有人才存量约为40万人,根据产业快速发展需求,人才呈现稀缺状态,专业人才培养力度有待提高。据白皮书统计分析,到2020年前后,我国集成电路产业人才需求规模约为72万人,截至2017年底,我国集成电路产业现有人才存量为40万人左右,人才缺口达32万人,年均人才需求为10万人左右,而我国每年高校集成电路专业领域毕业生中仅有不足3万人进入本行业就业,其中4分之1就是版图工程师。目前,单纯依托高校并不能满足产业发展对专业人才的供给需求。中兴国际事件对中国集成电路的影响 ,“中国芯”已经成为国家战略发展方向,政策开始大力扶持。各行各业开始大量采用国产芯片替代进口芯片,促使国内IC设计公司的效益越来越好,行业人才工资越来越高。
    10. 薪资水平和薪资发展
      2018年本科或者大专毕业生在北上广深这是比较高的起点了。二三线层次会低点,但随着人才的争夺,工资水平也在慢慢的拉近。并且都会越来越高。
    11. 模拟版图工程师职业发展
      未来的发展,3年内基本按照上图的发展来走,一些人会一直做技术,成为一名资深版图工程师,有些人会成为版图经理,做一些管理类的工作。好消息是大部分人只要一直做下去都能成为一名资深工程师(manager级别)或者经理,坏消息是只有极少数人能成为技术专家或者总监这个级别。版图工程师干了很多年之后,有少数人也可以转行,比如学习数字APR,做数字和模拟双料的版图工程师,也可以去工艺厂做工艺的销售人员,这是个很好的方向,可以经常飞国外出差。待遇优厚。或者转做电路工程师,但这需要学习很多知识。
    12. 地域分布
      随着国家级别的政策支持,全国各地都有相应的政策和资金支持,开设IC公司的城市越来越多,相信在过几年,总有一款城市是你喜欢的。对于想回家家乡的小伙伴来说也是一种福音。
      一级就业城市:上海,北京,深圳,
      二级就业城市:西安,武汉,合肥,成都,无锡,苏州,杭州,广州 ,南京
      三级就业城市:重庆,哈尔滨,大连,长沙,沈阳等
      对于新人来说,刚毕业的时候,经验的学习是比高工资要重要多,前期吸收的经验越多,能力提升的越快后面工资涨幅越快,同时就算想转型,提升职业内涵也更加容易些。所以对大家建议先学习积累经验为首要任务。
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  • 模拟版图设计处于IC设计流程的后端,属于模拟IC设计岗位的一种,随着国内集成电路产业的蓬勃发展,需要用到的岗位也越来越多,而每个芯片最终能够付诸于生产都离不开集成电路版图设计师的功劳,所以对于这类人才是...

    模拟版图设计处于IC设计流程的后端,属于模拟IC设计岗位的一种,随着国内集成电路产业的蓬勃发展,需要用到的岗位也越来越多,而每个芯片最终能够付诸于生产都离不开集成电路版图设计师的功劳,所以对于这类人才是非常急需的。

    模拟版图设计工程师主要负责进行版图布局规划。有一定的全定制模块版图设计实践经验,独立进行版图规划、设计或验证等。承担模块(Block Level)版图设计、改进和维护等工作,最终产生供集成电路制造用的GDSII数据。

    在这里插入图片描述

    一、模拟版图主要干什么?

    1. 建立规范的工作环境
     
      模拟版图工程师最核心的工作是画版图,但在任何工作之前都应该做好准备工作,以让自己在工作中可以顺利,流畅,高效率,项目前的准备工作对版图工作来说要显的更为重要的一些。其中需要重点准备的有以下内容:

    按照公司规范建立标准的文件文件路径;

    收集项目相关资料,了解项目相关信息;

    添加基础库;

    建立工作库;

    2. 熟悉工艺

    每个项目可能采用不同的工艺,每个工艺都有一些各自的特点需要特别去注意,哪怕是常用的工艺也需要去巩固一些基本的规则要求。

    3. 完成项目版图工作

    版图工程师最主要的工作任务就是按时,按质量的完成布图工作。这对大多数版图工程师来说即是最简单的工作,也可能是最难的工作,版图工作流程基本如下:

    TOP电路图分析和信息收集;

    TOP FLoorplan示意图;

    初始Floorplan;

    优化FLoorplan;

    Cell review和TOP连线;

    DRC LVS验证;

    TOP checklist,优化TOP版图;

    Tapeout;

    4. JDV

    JDV是版图数据送到工艺厂后,工艺厂返回的mask图像数据,用于ic设计公司检查数据的正确性。虽然JDV出错的几率很小,但是依然有可能人为出错的,JDV检查是IC流片前最后一次检查,所以还是需要严谨,细致的对待,防止动辄数十万的研发资金的损失。

    5. 改版

    改版是在原有版图上进行优化,修改部分层次,改版是每个公司经常有的工作,是项目完成后的debug,对模拟版图工程师来说改版是相对轻松的工作。

    6. 完成工作报告

    任何工程师的工作都离不开报告,版图工程师一样需要准备各种报告,一个优化的工程师都多少具备一些文案功底,这听起来有点为难作为理工生毕业的我们,实际上大可放心,咱们不需要妙笔生花把一份报告写的繁花似锦,版图报告是刻板,严肃的,每个公司都有其特定的格式和要求,任何人只需要按照要求完成就可以,基本没有个人发挥写作功底的余地。

    7. 制定工作流程

    一个好的流程,对一个公司是极其重要的,属于企业文化的一种,好的流程可以提高工作效率,最主要的是人都会犯一些低级错误,而严谨的工作流程,会极大的减少人为的低级错误,版图工程师既要坚持执行流程,又要在工作中,制定,优化更加合理有效的流程。

    8. meeting

    和其他工程师一样,经常还有无穷无尽的会议要开,各种review,各种讨论。因为版图是一个严谨的活,如果你作为会议组织者,请记得事先做好充分的准备噢,不然很容易被人问住的,这会容易让你的同事鄙视的。

    二、模拟版图需要掌握的技能和条件

    版图是一个入门非常简单,可能只需要2个月的基础培训就可以工作的工种,但版图同时又是一份涉及知识面非常广阔,资深较难的工作,下面每个类别的内容如果精通都可以换其他专业工作了,版图有意思或者矛盾的地方就是下面这些方向你即需要掌握又不需要达到精通的地步,就可以很好的完成版图工作了。

    1. 熟练掌握工具平台,主要有以下几种

    LINUX :工具应用的基础平台,需要熟练掌握大部分LINUX命令和VI命令。

    Virtuoso :IC51和IC61两个版本,Virtuoso是版图的画图工具,现在大多数公司的选择。

    Laker :另外一种版图设计工具,相比virtuoso市场占有率少一些。对于大多数layout工程师而言,版图设计工具只需要会virtuoso和laker中的一种基本就可以了,版图设计工具相对来说比较简单,哪怕开始不会只需要简单培训1周就可以运用。工具的熟练度,可以极大影响到工作的效率,“工具熟悉”是资深工程师的标配,“工具精通”是大神级别的版图工程师的要求。

    2. 熟悉各种典型的设计工艺,比较出名的有以下几家:

    TSMC、 CSMC、 SMIC、 Dongbu、 Umc

    工艺按制程主要分nm 级别以上工艺,如0.13um,0.18um,0.35um 为代表,nm 级别以下的90nm,60nm,40nm,28nm,14nm,7nm为代表。两种大的制程对版图的画法要求还是有所区别的,资深工程师最好两种工艺的项目都做过,当然哪怕只是精通其中一类都是不愁找工作的。

    3. 熟悉rule文件:

    各种规则文件,是版图工作中必不可少的资料,只有熟悉这些rule和相关文档,才能在需要的时候高效率的解决版图上的各种问题。

    4. 相关项目经验:

    没有犯错的人,永远不知道经验的可贵,版图工程师往资深工程师走的路上,需要大量的实践积累,一次失败可能比更多的理论分析更加有效。

    5. 语言能力:

    Rule文件的修改和各种脚本是CAD的工作,但是版图工程师也需要具备一定的能力,因为并不是所有的公司都有CAD这个职位,很多时候都是layout工程师自己解决,这就需要版图工程师会一些shell语言规则和DRC,LVS语言写法。

    6. 扎实的理论基础:

    可以指导新人,并在关键点和电路讨论,解决技术问题。 如果你不想只做一个低价的操作工,而要变成工程师的话,和同事分析问题,自己分析版图问题的时候,都需要相应的理论知识作为支撑,比如ESD和latch up。

    7. 扎实的画图能力:

    有句话叫做细节决定成败,这句话用在版图上特别适合,版图的最小单位已经到7nm了,生产的芯片是特别金贵的科技产品,任何低级错误都可能导致流片失败,越是严谨,细节,你的成功率越高,良率越高。

    8. 基本的协调,统筹能力:

    版图工作大多时间都是一个团队合作的工作,很少有1个人负责一个项目的时候,所以良好的协调和统筹能力是整体效率和流畅性的保证。会为你的工作能力加分,让你更加容易升级到经理级别。

    9. 耐心,细心,严格的流程执行力:

    是产品可靠性和效率的保证。

    我们刚才说了,模拟版图工程师最基础,也是最重要的工作是,按时、按质量的完成版图。版图画的好不好业内一般有三个评判标准:

    性能好、 面积小、 版图的艺术

    性能代表质量,面积代表成本,艺术代表细节,可靠性也算成本的一种,性能,成本都处理很好的版图工程师,就是资深的版图工程师了。超越TOP layout之上的级别!

    三、模拟版图发展方向?

    未来的发展,一些人会一直做技术,成为一名资深版图工程师,有些人会成为版图经理,做一些管理类的工作。版图工程师干了很多年之后,有少数人也可以转行,比如学习数字APR,做数字和模拟双料的版图工程师,也可以去工艺厂做工艺的销售人员,这是个很好的方向,可以经常飞国外出差。待遇优厚。或者转做电路工程师,但这需要学习很多知识。

    对于新人来说,刚毕业的时候,经验的学习是比高工资要重要多,前期吸收的经验越多,能力提升的越快后面工资涨幅越快,同时就算想转型,提升职业内涵也更加容易些。
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    薪资根据地域企业等不同只作为参考
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    关于《模拟版图》就介绍到这里!!!

    你唯一需要保障的只是时间和坚持!

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空空如也

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