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  • sr锁存器和rs锁存器 锁存器 (Latch) The word latch means "to lock". A Latch is an example of a bistable multivibrator (the device which has two stable states). In the first stable state is the high-...

    sr锁存器和rs锁存器

    锁存器 (Latch)

    The word latch means "to lock". A Latch is an example of a bistable multivibrator (the device which has two stable states). In the first stable state is the high-output and the second one is low-output. A Latch contains a feedback path from which the information can be retained by any device. So, we can conclude that latches are memory devices that are capable to store one bit of data when the power supply is provided. Designing of latches will be similar to flip-flops, but they do not have clocks.

    闩锁一词的意思是“锁定”锁存器是双稳态多谐振荡器(具有两个稳定状态的设备)的示例。 在第一个稳定状态下为高输出,第二个为低输出。 锁存器包含一个反馈路径,任何设备都可以通过该路径保留信息。 因此,我们可以得出结论, 锁存器是在提供电源时能够存储一位数据的存储设备 。 锁存器的设计将类似于触发器,但它们没有时钟。

    SR Latch的施工和建造 (SR Latch working and construction)

    SR latch (Set/Reset) works independently of clock signals and depends only upon S and R inputs, so they are also called as asynchronous devices. SR latch can be created in two ways- by using NAND gates and also can be implemented using NOR gates. SR latch created by NAND gates is sometimes called an inverted SR latch.

    SR锁存器 (设置/复位)与时钟信号无关,并且仅取决于S和R输入,因此它们也称为异步设备。 SR锁存器可以通过两种方式创建- 使用“与非”门 ,也可以使用“或非”门实现 由“与非”门创建的SR锁存器有时也称为反向SR锁存器。

    Working of SR NOR latch:

    SR NOR锁存器的工作:

    SR Latch (1)

    For understanding the working of SR NOR latch, we need to have a look at the truth table of the NOR gate (given below) which shows if any of the input is 'high' output becomes 'low', irrespective of the other input.

    为了理解SR NOR锁存器的工作原理,我们需要查看NOR门的真值表(如下所示),该表显示任何输入是否为“高”输出都变为“低”,而与其他输入无关。

    SR Latch (2)

    Case 1: When R=0 and S=0

    情况1:当R = 0和S = 0时

    Let us suppose, initially the value of Q be 0 then, both the inputs of lower NOR gate becomes zero, and output of that gate becomes 1 i.e., Q'=1, now in the upper gate inputs provided will be 0 and 1, so from truth table of NOR gate we know the output will be low hence Q=0.

    让我们假设,最初Q的值为0,那么下或非门的输入都为零,并且该门的输出为1,即Q'= 1 ,现在在所提供的上门的输入中将为0和1。因此,根据“或非”门的真值表,我们知道输出将较低,因此Q = 0。

    From this observation, we can conclude that output in the next state remains the same as the output in the previous state. This condition of the latch is known as Memory condition / Hold state / Latched state.

    从这个观察结果,我们可以得出结论,下一个状态的输出与前一个状态的输出保持相同。 锁存器的这种状态称为存储状态/保持状态/锁存状态

    Case 2: When R=1, S=0

    情况2:当R = 1时,S = 0

    When R=1 and S=0, then at the upper NOR gate, we will receive output as 0 i.e., Q=0, now at the lower NOR gate we have both inputs as 0, so the output Q’=1. Thus, this condition of the latch is known as Reset Condition.

    当R = 1且S = 0时,在上或非门,我们将接收输出为0,即Q = 0,现在在下或非门,我们两个输入均为0,因此输出Q'= 1。 因此,锁存器的这种状态称为复位状态。

    Case 3: When R=0, S=1

    情况3:当R = 0时,S = 1

    In this case, output at the second NOR gate will be 0 i.e., Q’=0, now at first NOR gate inputs provided will be both 0, so the output will be Q=1. Thus, this condition of latch is known as Set Condition.

    在这种情况下,第二个NOR门的输出将为0,即Q'= 0,现在在第一个NOR门处提供的输入将均为0,因此输出将为Q = 1。 因此,该锁存条件称为置位条件。

    Case 4: When R=1, S=1

    情况4:当R = 1时,S = 1

    At both gates, we will gate output Q and Q'=0, which is absurd and does not follow the basic working of latch, both Q and Q' must be complementary to each other. So, this condition of latch is known as Invalid state/Race-Around condition/Forbidden state.

    在两个门处,我们将对输出Q和Q'= 0进行门操作,这是荒谬的,并且不遵循锁存器的基本工作,因此Q和Q'必须彼此互补。 因此,锁存器的这种状态称为无效状态/绕圈状态/禁止状态。

    Thus, above all cases of the latch can be summarized in a truth table as:

    因此,最重要的是,在真值表中可以将闩锁的所有情况总结为:

    SR Latch (3)

    Working of SR NAND latch:

    SR NAND锁存器的工作:

    SR Latch (4)

    To understand the working of SR NAND latch, we need to have a look at the truth table of NAND gate given below.

    要了解SR NAND锁存器的工作原理,我们需要查看下面给出的NAND门的真值表。

    SR Latch (5)

    Case 1: When S=0, R=0

    情况1:当S = 0时,R = 0

    Let us suppose, the value of Q at the start of the circuit be 1, then inputs at the lower gate will be 1, thus from truth table of NAND gate, we can say that output of the lower gate will be 0 i.e., Q’=0, as a result, input at the upper gate will be 0 & 1. We know, if any of the inputs of the NAND gate is low, the output will always be high, thus Q=1.

    让我们假设,电路开始时Q的值为1,那么下门的输入将为1,因此从与非门的真值表中,我们可以说下门的输出将为0,即Q '= 0,因此,上门的输入将为0&1。我们知道,如果“与非”门的任何输入为低,则输出将始终为高,因此Q = 1。

    Therefore, we can observe the output in the next state to be the same as in the previous state. So, this condition of the latch is known as Memory state/Hold condition.

    因此,我们可以观察到下一个状态的输出与上一个状态的输出相同。 因此,锁存器的这种状况称为“ 内存状态/保持状况”

    Case 2: When S=0, R=1

    情况2:当S = 0时,R = 1

    The inputs provided to the lower gate is 0, thus output will be high i.e., Q'=1. Now, at the upper gate inputs provided are 1, thus output Q=0. This condition of latch is known as Reset Condition.

    提供给下栅极的输入为0,因此输出将为高,即Q'= 1。 现在,在上栅极处提供的输入为1,因此输出Q = 0。 锁存器的这种条件称为复位条件。

    Case 3: When S=1, R=0

    情况3:当S = 1时,R = 0

    In this case, one of the outputs at upper gate will be 0, thus we will get Q=1, similarly inputs at lower gate are 1 and 1, so we get output Q'=0. This condition of latch is known as Set Condition.

    在这种情况下,上栅极的输出之一将为0,因此我们将得到Q = 1,下栅极的类似输入将为1和1,因此我们将获得输出Q'= 0。 锁存器的这种条件称为置位条件。

    Case 4: When S=1, R=1

    情况4:当S = 1时,R = 1

    In this case, one of the inputs of each gate will be low, and we know if any of the inputs of the NAND gate is low its output will be high, so both Q and Q'=1, which is not possible, thus we neglect this condition. This condition of the latch is known as Invalid state / Race-Around condition / Forbidden state.

    在这种情况下,每个门的输入之一将为低,并且我们知道“与非”门的任何输入是否为低,其输出将为高,因此Q和Q'= 1都是不可能的,因此我们忽略了这种情况。 锁存器的这种情况称为无效状态/比赛状态/禁止状态

    All the above cases of the latch can be summarized in the table as:

    锁存器的所有上述情况可以在表中总结为:

    SR Latch (6)

    翻译自: https://www.includehelp.com/basics/sr-latch-in-digital-electronics.aspx

    sr锁存器和rs锁存器

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  • SR锁存器

    千次阅读 2020-12-08 10:38:53
    基本SR锁存器(或非门)① 逻辑符号② 逻辑电路③ 工作原理④ 功能⑤ 波形图2. 基本SR锁存器(与非门)① 逻辑符号② 逻辑电路③ 工作原理③ 功能3. 门控SR锁存器① 逻辑符号② 逻辑电路② 工作原理③ 功能...

    1. 基本SR锁存器(或非门)

    (1) 逻辑符号

    在这里插入图片描述

    (2) 功能表

    在这里插入图片描述

    相对于真值表,有对输入又输出

    口诀记忆:
    Rˉ\bar{R}输入为0,输出置0;
    Sˉ\bar{S}输入为0,输出置1;
    同时为1,输出保持;
    同时为0,输出为1;

    (3) 波形图

    在这里插入图片描述

    2. 基本SR锁存器(与非门)

    (1) 逻辑符号

    在这里插入图片描述

    (2) 功能表

    在这里插入图片描述

    QnQ^n时刻的状态在此为举例,是随便给的,不是固定的。

    (3) 特性方程

    约束条件
    在这里插入图片描述
    口诀记忆:
    Rˉ\bar{R}输入为0,输出置0;
    Sˉ\bar{S}输入为0,输出置1;
    同时为1,输出保持;
    同时为0,输出为1;

    3. 门控SR锁存器

    在SR锁存器的基础上加入了控制端。

    (1) 逻辑符号

    在这里插入图片描述

    E:输入控制门。触发端。触发信号

    (3) 特性方程

    特性方程
    在这里插入图片描述

    (4) 波形图

    在这里插入图片描述

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  • SR锁存器_个人整理

    万次阅读 多人点赞 2020-06-04 14:22:54
    SR锁存器(Set-Reset Latch)是静态存储单元当中最基本,也是电路结构最简单的一种,通常由两个或非门或者与非门组成。其中S表示Set,R表示Reset。则S_D称为置位端或置1输入端,R_D称为复位端或置0输入端。 状态及特性...

    前言:

    SR锁存器(Set-Reset Latch)是静态存储单元当中最基本,也是电路结构最简单的一种,通常由两个或非门或者与非门组成。其中S表示Set,R表示Reset。则S_D称为置位端或置1输入端,R_D称为复位端或置0输入端。

    状态及特性表:

    1.电路结构图:
    a.用或非门组成的锁存器:
    在这里插入图片描述
    b.用与非门组成的锁存器:
    在这里插入图片描述
    2.状态方式:
    对照上边电路结构图,根据正逻辑约定(高电平表示逻辑1状态;低电平表示逻辑0状态),可得到以下状态图(下面以用或非门组成的锁存器为例):
    在这里插入图片描述
    特别注意
    在正常工作时输入信号应该遵守
    在这里插入图片描述
    这个约束条件。这是因为当S_D= R_D = 1; Q=Q’=0,既不是1状态也不是0状态,而且当S_D和R_D同时回到0以后无法断定锁存器是回到1状态还是0状态。
    同理可得,由与非门组成的锁存器也必须满足:
    在这里插入图片描述
    3.真值表(也叫特性表)
    特别说明:
    Q 初态(锁存器原来的状态)
    Q* 次态(锁存器新的状态)

    a.用或非门组成的SR锁存器的特性表:
    在这里插入图片描述
    b.用与非门组成的SR锁存器的特性表:

    在这里插入图片描述
    以上的特性表最后两行均不满足遵守条件,状态不定。
    为何特征表Q中会有两个值?
    上边说到,Q表示锁存器原来的状态,也叫初态;Q*表示锁存器新的状态,也叫次态。则可以理解为特征表中的Q表示上一状态Q的值,Q*则理解为下一状态Q的值。
    举个例子:
    以上图蓝色那一列为例,将Q = 1的值作为初态,当
    在这里插入图片描述
    Q的值发生变化,而此时产生的新的Q的值被称为次态。

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  • 由清华大学编的SR锁存器课件,值得一看!!!
  • SR锁存器到SRAM你知多少

    千次阅读 2019-08-25 10:22:03
    这段时间翻了下数字电路,结合工作实践,才恍然大悟,SR锁存器原来和FPGA设计和SRAM关系很大: SR锁存器与FPGA设计为什么要避免锁存器; SRAM结构与SR锁存器之间关系; 基于SRAM和Flash架构的FPGA本质...

    0.    前言

        这段时间翻了下数字电路,结合工作实践,才恍然大悟,SR锁存器原来和FPGA设计和SRAM关系很大:

    • SR锁存器与FPGA设计为什么要避免锁存器;

    • SRAM结构与SR锁存器之间关系;

    • 基于SRAM和Flash架构的FPGA本质区别。

     

     

    1.    SR锁存器

        SR锁存器可以通过与非门或者或非门来实现,下面通过与非门通过Verilog语言实现:

        RTL视图如下:

        对应的真值表如下:

        通过上面的真值表可以发现以下的功能特点:

    • R=S=0需要避免,因为Q=~Qn不成立;

    • R=~S归0和置1操作(RS低有效,分别是Rset 0和Set 1);

    • R=S=1锁存保持上次的值。

        由于SR锁存器有锁存值的功能,那么我们可以通过保证RS在R=~S和R=S=1的转态下来去掉单脉冲的抖动,如下图:

     

    2.    FPGA为何要避免锁存器

        SR锁存器的结构和功能一般都知道,但是否想过FPGA又为什么要避免锁存器了?下面对上面的Verilog编写的SR锁存器进行仿真,其中用5ns模拟与非门的逻辑延时:

        其中,模拟R和S不是同时达到来测试锁存器会产生毛刺的现象,仿真得到的波形如下:

        通过仿真的波形,可以确定:

        1. 锁存器输入后经过一段时间稳定得到正确的输出结果;

        2. 锁存器会产生毛刺。

        因此,在FPGA设计中应该避免使用锁存器,抛开锁存器会消耗FPGA内部LUTR不说,最大的问题是会产生毛刺让时序很不确定,很易产生不确定的结果,不确定性在数字电路非0即1逻辑中是致命的。

    3.    SRAM结构与锁存器关系

        SRAM的最小存储单元结构是由6T即6个MOS管组成,可以在wikipedia中查到,由于国内网站目前不能访问该网址,已将其转为PDF在文章末尾分享给大家:

        直接看这6个MOS管,一脸懵逼,和SR锁存器能有什么关系,但是如果把它们拆解看:

     

        其中,M5和M6是控制开关可以实现与门的功能,再和反相器一起实现与非门,最终实现SR锁存器,所以SRAM最小存储单元结构就是由SR锁存器来实现的,最终SRAM读写的实现如下图:

        如上图,通过加上MOS管T7、T8和三态门G1、G2、G3就能实现SRAM的读写,R/W=1时,G3开,读取SR锁存器中的存储的值D;R/W=0时,G1和G2开,写入值到SR锁存器中。

    4.    基于SRAM和Flash架构FPGA本质区别

        之前有写一篇FPGA(Altera/Xilinx/Actel)如何估算分析功耗,里面对SRAM架构和FLASH架构的FPGA做过比较:

        1. SRAM架构FPGA需要晶体管个数更多,故功耗会更高,掉电数据丢失,发展的工艺也更好,所以集成度更高;

        2. Flash架构FPGA需要晶体管更少,故功耗会更低,掉电数据不丢失,但发展工艺并不好,所以集成度较低。

     

    5.    总结

        SR锁存器会和FPGA的毛刺和SRAM有关,那么D触发器是不是也和SR锁存器和建立时间和保持时间有关,先放一张D触发器图,下节再写D触发器的由来:

     

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  • Digital logic gets really interesting when we connect the output of gates back to an ... The SR latch is one of the most basic memory circuits that we can build on to make counters, registers, and ...
  • 数字电子技术基础(十):SR锁存器

    千次阅读 多人点赞 2020-08-17 09:21:32
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  • 与非门SR锁存器

    千次阅读 2018-03-07 09:57:00
    https://wenku.baidu.com/view/516b9afef61fb7360b4c65bd.html 注释:Q*是Q的后一时刻状态 转载于:https://www.cnblogs.com/ly0019/p/8520701.html
  • 基础——(4)SR Latch(SR锁存器

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    Digital logic gets really interesting when we connect the output of gates back to an input. The SR latch is one of the most basic memory circuits that we can build on to make counters, registers,...
  • RS锁存器,D锁存器、D触发器简介

    万次阅读 多人点赞 2019-09-22 06:42:17
    文章目录RS锁存器(RS latch)D锁存器(D latch)D触发器(D flip flop) 本片博客主要介绍一下RS锁存器(RS latch),D锁存器(D latch)和D触发器...真值表: R S Q 0 0 Q 0 1 1 1 0 0 1 1 X 注...
  • Verilog D锁存器

    千次阅读 2019-09-07 18:03:35
    D锁存器真值表,逻辑表达式和逻辑电路图如下: Verilog代码实现: /*------------------------------------- Filename: D_latch.v Function: 逻辑门控D锁存器 Author: Zhang Kaizhou Date: 2019-9-7 14:42:03 ---...
  • 在FPGA设计中永远不要使用锁存器!但好像没人在FPGA设计中故意设计锁存器,那为什么要讨论锁存器呢? 话虽如此,虽然你没有有意设计锁存器,但你能保证你的代码中没有锁存器了吗?
  • 锁存器与触发器

    2021-05-06 15:05:04
    SR锁存器(与非门) SR锁存器是静态存储单元中最简单、最基本的一种。通常由两个与非门或两个或非门组成。 分析该电路,当S为低(有效电平),R为高(无效电平)时,G1(上边的与非门)输出Q必为1,则G2门输出Qn必...
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    2010-08-02 10:42:33
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  • 什么是锁存器?主从触发器?

    千次阅读 2009-11-27 11:15:00
    转载自维基百科。 锁存器维基百科,自由的百科全书锁存器(閂鎖器)是一種在非同步时序邏輯電路系統中用來儲存資訊的一種電子電路。一個锁存器可以儲存一位元的...SR锁存器(鎖存/閂鎖)SR 锁存器,留意圖中的輸入為NOT S
  • Verilog设计中的锁存器

    2015-08-11 23:41:00
    问题: 什么是锁存器? 什么时候出现锁存器锁存器对电路有什么影响? 如何在FPGA设计中避免锁存器? 在FPGA设计中应该避免锁存器.实际上,锁存器与D触发器实现的逻辑功能基本相同,都有暂存数据的功能。但如果...
  • 关于VerilogHDL生成的锁存器

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空空如也

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sr锁存器真值表