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  • dram地址引脚和数据引脚
    2022-06-22 20:44:26

    行列地址复用:
    比如你的存储器容量是16bit,那么可以将这16个比特组织成一个4*4的矩阵,为了找到某个你想要找的bit,比如第1行第2列的那个bit。你先发送二进制的01,表示要找的数据在第1行;接着发送二进制的10,表示要找的数据在第2列。这样一来你就找到了第1行第2列的那个bit。可以发现只要两根地址线就能寻找16个bit了,但是要发送两次地址(一次行地址,一次列地址)‍

    行列独立:
    同样的16bit存储器,这16个bit不是组织成一个矩阵,而是一个数组,标号0~15,所以需要四根地址线来寻找,譬如要找第12个bit,你发送地址线信号1100就能找到。可以发现行列独立的地址线数量比行列地址复用要多,但是地址数据只要一次就能传输完成。

    DRAM一般使用行列地址复用技术,而SRAM一般使用行列独立技术。

    DRAM 普遍采用的是行与列地址分时复用技术进行寻址。在 DRAM 的矩阵存储单元中,地址可以分成行地址和列地址。在寻址时,必须先进行行寻址然后在进行列寻址,这是由 DRAM 的硬件电路所决定的。所以,对行地址线和列地址线进行共用,既节省了地址线,也不会降低 DRAM 原有的工作速率(因为 DRAM 的行地址和列地址就是要分时传送的)。

    如果是 SRAM 采用这种寻址方式的话,则会大大降低其工作速度。Cache多为SRAM,存储单元是线性排列,不像DRAM那样分行列,所以不适用行列地址线复用方式。不过说到底是因为Cache就是为了快才存在的,容量又小,所以SRAM也用得起。

    DRAM通常用作内存而不是Cache,它需要比Cache更大的容量而不是速度,所以在容量大的情况下,它的芯片内行数和列数也多,要一起传入要很多根地址线,这是不划算的,所以用地址复用,使行列地址分两次前后进行传送,传送时只需要一半地址,先传送至缓冲区,再传送给译码器即可,这样会使得地址线更少,相应引脚变少。

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    该动态存储单体的数据线和地址线之和为16 D.该刷新地址计数器在2ms内必须进行一轮计数循环、 地址计数器刷新的次数就是行数(地址线)、64K=216有16根地址线因为是动态存储器(采用地址复用)、地址线减半后还有8根...

    1、某动态存储器存储单体的容量是64K*8位,采用双译码结构且地址线平均送到两个译码器,刷新周期是2ms 。下列关于动态存储器的描述中正确的是( )(多选)

    A.动态存储器的刷新按行进行

    B.该动态存储器的刷新地址计数器的模为2^8

    C.该动态存储单体的数据线和地址线之和为16

    D.该刷新地址计数器在2ms内必须进行一轮计数循环、

    地址计数器刷新的次数就是行数(地址线)、64K=216有16根地址线因为是动态存储器(采用地址复用)、地址线减半后还有8根、加上8根数据线一共有16根答案:ABCD

    2、下列属于导致DRAM 比SRAM慢的原因是( )(多选)

    A.DRAM需要刷新操作

    B.DRAM 读写过程中其地址分行、列分时传送

    C.读操作前先要进行预充操作

    D.DRAM的容量比SRAM容量大

    一般情况DRAM的容量比SRAM容量小答案:ABC

    3、列关于DRAM刷新的描述中,正确的是( )(多选)

    A.刷新地址可由CPU给出

    B.集中刷新虽然保持了存储单体的高速特性,但存在死时间

    C.异步刷新方式既保持了存储单体的高速特性,也不存在死时间

    D.分散刷新由于刷新次数过多,大大降低了存储单体的性能

    ==.刷新地址由刷新地址计数器给出(所谓死时间是长时间得不到响应,异步刷新间隔一段时间刷新一次,这个不算死时间!)==答案:BCD

    4、下列关于动态存储器的描述中,正确的是 ( ) (多选)

    A.读操作也具有刷新功能

    B.DRAM 比相同工艺的SRAM要慢

    C.某DRAM芯片地址引脚数据为12根,则其容量为16M

    D.工具DRAM 的工作原理可知,相同容量的DRAM 比SRAM 功耗低

    地址引脚线就是地址线、数据引脚线就是数据线、动态存储器引脚线12根、因为动态存储器采用地址复用所以原需24根2^24=16M答案:ABCD

    展开全文
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    目录

    一、ROM与RAM介绍

    二、SDRAM的简介

    1、SDRAM的发展简介

    2、常见DRAM单元的基本单元介绍

    三、SDRAM的尺寸与管脚介绍

    1、DDR的常见尺寸与Ball数

    2、DDR的管脚类型介绍


    一、ROM与RAM介绍

    ROM:只读存储器,非易失性

    RAM:随机存取存储器,易失性

     

    二、SDRAM的简介

    1、SDRAM的发展简介

    SDRAM 全称:同步动态随机访问存储器(Synchronous Dynamic Random Access Memory)

    由第一代单数据率(Single Data Rate)SDR  SDRAM,到后面的第二代双数据率(Double Data Rate)DDR SDRAM,以及后面更加先进的DDR2、DDR3、DDR4、DDR5、DDR6

    SDR SDRAM 与 DDR SDRAM的主要区别

    • SDR 只在时钟的上升沿传输数据
    • DDR 在时钟的上升沿和下降沿都能传输数据,即一个周期内可以传输两次数据。因此可以提供两倍于SDR SDRAM的性能

    2、常见DRAM单元的基本单元介绍

    (1)DRAM存储单元主要有四部分组成:

    • Storage Capacitor(存储电容):通过存储在其中电荷的多和少,或者说电容两端电压差的高低,来表示逻辑上的1和0

    • Access Transistor(访问晶体管):它的导通和截止,决定了允许或者禁止对存储电容所存储的信息进行读取和改写

    • Wordline(字线/行地址线路):它决定了访问晶体管的导通或者截止

    • Bitline(位线/列地址线路):它是外界访问存储电容的唯一通道,当访问晶体管导通时,外界可以通过Bitline来对存储电容进行读取或者写入操作

     

    (2)基本读写原理:

    1. 读数据:读数据时候,Wordline(字线/行地址线路)需要先将Wordline设置为高电平,打开Access Transistor(访问晶体管),然后读取Bitline上的数据

    2. 写数据:写数据时候,先将要写入的电平状态设定到Bitline上,然后打开Access Transistor,通过Bitline来改变Storage Capacitor 所存储的信息

    注:如按照以上流程对DRAM Storage Cell进行读写会遇到以下问题

    • 外界的逻辑电平与Storage Capacitor的电平不匹配:Bitline电容值比Storage Capacitor要大很多,当Access Transistor 导通后,如果Storage Capacitor存储信息为1,Bitline电压变化很小。外界电路无法通过Bitline读取Storage Capacitor存储的信息

    • 进行一次读取操作后,Storage Capacitor 存储的电荷会发生变化

    • 由于Capacitor的物理特性,即使不进行读写操作,其所存储的电荷会慢慢减少

     

    三、SDRAM的尺寸与管脚介绍

    1、DDR的常见尺寸与Ball数

    DDR的常见封装与球数:FBGA;78Ball与96Ball

    其中96Ball的外形尺寸上,比起78Ball的要更长一点。因此通过一个DDR颗粒的外形尺寸,基本上可以判断一个颗粒的球数。

    • 78Ball(mm):(长基本为11mm或以上)

      8Gb:7.5x11、8x12、9x13、10x11

      16Gb:9x11、10x11

    • 96Ball(mm):(长基本为13mm或以上)

      8Gb:7.5x13.5、7.5x13、8x14、9x14、

      16Gb:9x13、10x13

     

    2、DDR的管脚类型介绍

    注:主要介绍DDR4相关颗粒的管脚类型

    (1)引脚类型可以主要分为以下5种:(仅列举部分)

    信号分组信号
    电源VDD、VDDQ、VPP、VREFCA、VSS、VSSQ
    时钟CK_t、CK_c
    地址/命令A[17:0]/A[14:0]、CAS_n、RAS_n、WE_n、BA[1:0]、BG[1:0]......
    控制CKE、ODT、CS_n、Ten......
    数据DQS_t、DQS_c、DQ[15:0]/DQ[7:0]、DM_n......

     

    (2)引脚介绍

    符号定义
    A[17:0]Address inputs:指令执行提供行地址、为读写指令提供列地址
    A10 / APAuto precharge:自动预充电
    A12 / BC_nBurst chop:突发终止,用以向下兼容DDR的不同突发长度
    ACT_nCommand input:激活命令 ACT_n为低时,视为行地址输入的激活指令 ACT_n为高时,视为常规命令
    BA[1:0]Bank address inputs:定义对哪个块可使用ACTIVATE,READ,WRITE,PRECHARGE等命令,同时还确定在MODE REGISTER SET 命令下要访问哪个模式寄存器
    BG[1:0]Bank group address inputs:定义对哪个块组可使用REFRESH,ACTIVATE,READ,WRITE,PRECHARGE等命令。同时还确定在MODE REGISTER SET 命令下要访问哪个模式寄存。BG[1:0]被使用在x4,x8的配置中。在x16中没有用到BG1
    C0 / CKE1 C1 / CS1_n C2 / ODT1Stack address inputs:这些输入引脚仅在设备被堆叠时使用,在2/4/8层高的堆栈元件系统中,次信号用来选择每一个slice。对于其他堆叠配置时候,如4H、8H配置下,假定成单负载可被当成 chip id
    CK_t CK_sClock:差分时钟输入,所有地址、命令、控制输入信号将在CK_t正边沿与CK_s负边沿的交叉处进行采样
    CKEClock enable:时钟使能。 当CKE为高电平时,启动内部时钟信号,设备输入缓冲以及输出驱动单元。 当CKE为低电平时,可使设备进入PRECHARGE POWER DOWN、SELF-REFRESH以及ACTIVE POWER DOWN模式。 在上电以及初始化序列REFRESH过程中,VPREFCA与VREF将变得稳定,并且在后续的操作过程中度需要保持稳定,包括SELF-REFRESH。 CKE必须在读写操作中保持稳定高电平。 在POWER DOWN过程中,除了CK_t、CK_c、ODT、RESET_n、CKE都将被禁用输入缓冲。在SELF-REFRESH过程中,除了RESET_n、CKE都将被禁用输入缓存
    CS_nChip select:片选信号。 当CS_n被锁存为高电平时候,将忽略所有命令。在多rank的系统中,CS_n可以用来选择外部rank,并且此信号还可以作为命令编码的一部分
    DM_n UDM_n LDM_nInput data mask:DM_n是写入数据的输入掩码信号。 当DM_n为低电平时,写命令的输入数据对应的位将被丢弃。 DM_n在DQS的两个边沿都采样。 DM不支持x4配置 UDM_n和LDM_n在x16设备中使用。UDM_n与DQ[15:8],LDM_n与DQ[7:0]相关联 DM、DBI、TDQS功能将由模式寄存器来进行设置
    ODTOn-die Termination:片上终结电阻。 ODT为高电平时候,开启DDR4 SDRAM内部的终结电阻。 x4和x8设备中,ODT仅对每个DQ、DQS_t、DQS_c、DM_n/DBI_n/TDQS_t、TDQS信号有用。x16设备中,ODT仅对DQ、DQSU_t、DQSU_c、DQSL_t、DQSL_c,、UDM_n、LDM_n信号有用。
    PARParity for command and address:命令与地址总线奇偶校验输入,可以通过模式寄存器来进行关闭或者启用。 当启用奇偶校验时,奇偶校验的信号包含所有命令和地址输入,包括ACT_n、RAS_n/A16、CAS_n/A15、WE_n/A14, A[17:0]、A10/AP、A12/BC_n、BA[1:0]、BG[1:0] 以上所有输入的奇偶性都应该在 CK_t的上升沿 与 CS_n 为低电平时保持住
    RAS_n / A16 CAS_n / A15 WE_n / A14Command inputs:此组命令与CS_n可构成当前命令的输入编码,有多重含义。 当ACT命令时(即ACT_n为低电平时),三个信号作为地址线来使用 当非ACT命令时,这三个信号作为命令编码使用,如:读、写等其他命令操作都可以通过这三个信号实现
    RESET_nActive Low asynchronous reset:低电平有效的异步复位。 此信号为低电平时,设备复位。 在正常操作时,此信号必须为高电平。此信号为轨到轨的CMOS类型的信号,DC高低电平分别为VDD的80%和20%
    TENConnectivity test mode:连通测试使能。 此信号高电平时开启,低电平时关闭。 在正常操作时,此信号必须为低电平。此信号为轨到轨的CMOS类型的信号,DC高低电平分别为VDD的80%和20%。
    DQData input/output:数据输入、输出,双向数据总线。 DQ在x4、x8、x16设备中分别表示成DQ[3:0]、DQ[7:0]、DQ[15:0]。 如果通过模式寄存器使能写CRC,CRC将在数据burst结束时就会附加。若MR4中的A4为高电平,则测试中DQ0-3的任何一根DQ信号都可以代表VREF的电平。
    DBI_n UDBI_n LDBI_nDBI input/output:数据总线倒置。 DBI_n是应用在x8设备中的数据总线反转的输入/输出信号 UDBI_n 和 LDBI_n用于x16配置中,其中UDBI_n与DQ[15:8]相关、LDBI_n与DQ[7:0]相关。 x4设备不支持DBI特性。DBI特性可以通过模式寄存器来配置读或者写。DM、DBI和TDQS功能都可以通过模式寄存器来进行配置
    DQS_t DQS_c DQSU_t DQSU_c DQSL_t DQSL_cData strobe:数据选通信号。 输入时与写数据同时有效,输出时与读数据同时有效。与读数据时边沿对齐,写数据时跳变沿位于写数据的中心。 在x16设备中,DQSL对应DQ[7:0],DQSU对应DQ[15:8]上的数据。 对应x4、x8设备DQS分别对应DQ[3:0]、DQ[7:0]上的数据。 对于DDR4 SDRAM仅支持选通信号为差分信号,不支持单根信号的数据选通信号
    ALERT_nAlert output:警示信号。 此信号可代表DRAM中产生的多种错误,如:CRC校验错误、命令与地址的奇偶校验错误等。可以通过模式寄存器进行开启
    TDQS_t TDQS_cTermination data strobe:终端数据选通。 TDQS_t、TDQS_c仅在x8系统中使用。当通过模式寄存器启用时DRAM将启用类似终止电阻的功能,TQDS_t、TDQS_c将会应用于DQS_t、DQS_c。 当通过模式寄存器禁用TDQS功能时,DM / TQDS_t 将会提供DATA MASK功能,TQDS_c未被使用。 在x4、x16设备中的模式寄存器必须关闭TDQS功能。
    VDDPower supply:内核供电电源 1.2V ± 0.060V
    VDDQDQ power supply:DQ供电1.2V ±0.060V
    VPPDRAM activating power supply:DRAM激活供电:2.5V –0.125V/+0.250V
    VPREFCA用于命令、控制、寻址的参考电压
    VSS地线
    VSSQDQ地线
    ZQReference ball for ZQ calibration:用于ZQ校准的参考引脚,外部绑定240Ω电阻
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    (1)地址线:

        在微机原理中,cpu分为地址线、数据线和控制线,地址线是用来传输地址信息用的。举个简单的例子:cpu在内存或硬盘里面寻找一个数据时,先通过地址线找到地址,然后再通过数据线将数据取出来。如果有32根.就可以访问2的32次方的空间,也就是4GB

    (2)数据线:

        数据线,英文呢:data access,其作用是来连接移动设备和电脑的,来达到数据通路的目的。

        通俗点说:就是手机传送铃图片等类文件的通路。现在随着手机功能的日新月异,数据线已经成为了我们生活中不可获缺的部分。 

    (3)数据总线:

        数据总线DB用于传送数据信息。数据总线是双向三态形式的总线,即他既可以把CPU的数据传送到存储器或I/O接口等其它部件,也可以将其它部件的数据传送到CPU。数据总线的位数是微型计算机的一个重要指标,通常与微处理的字长相一致。例如Intel 8086微处理器字长16位,其数据总线宽度也是16位。需要指出的是,数据的含义是广义的,它可以是真正的数据,也可以指令代码或状态信息,有时甚至是一个控制信息,因此,在实际工作中,数据总线上传送的并不一定仅仅是真正意义上的数据。

    例题:某DRAM芯片,其存储容量为512K×8位,该芯片的地址线和数据线数目为:地址线最少19根数据线8根

     

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空空如也

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