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  • 时序逻辑电路分析
    2022-03-29 11:00:54

    异步时序电路与同步时序电路的分析方法不同,不是每次电路状态改变时触发器都有时钟信号。只有那些有时钟信号的触发器才需要计算次态。
    没有时钟信号的触发器保持原来状态不变。
    分析步骤,名词解释详情见我另一篇blog
    同步时序逻辑电路分析——数电第六章学习
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    计算触发器次态时,首先应找出每次电路转换时各个触发器是否有clk信号。
    观察电路可以发现,Q0每次从1变到0,产生clk1和clk3。Q1每次从1变到0产生clk2。
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    所示电路中有4 个触发器, 它们的状态组合有16 种, 而表中只包含了10 种, 因此需要分别求出其余6 种状态下的输出和次态。将这些计算结果补充到表中。
    完整的电路状态转换图如上图所示。状态转换图表明, 当电路处于所列10 种状态以外的任何一种状态时, 都会在时钟信号作用下最终进人表中的状态循环中去。具有这种特点的时序电路称为能够自行启动的时序电路

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  • 本文主要讲解了时序逻辑电路的特点及逻辑图分析方法,希望对你的学习有所帮助。
  • 1:时序逻辑电路包含组合逻辑电路和存储电路两部分,存储电路具有记忆功能,通常由触发器组成。 2:存储电路的状态反馈到组合逻辑电路的输入端,与外部输入信号共同决定组合逻辑电路的输出。 ...
    数字电路中某一端悬空,那么其相当于高电平
    

    时序电路概述:
    在组合逻辑电路中,任一时刻的输出仅与该时刻输入变量的取值有关,而与输入变量的历史情况。
    与组合逻辑相比,时序逻辑电路有两个特点:
    1:时序逻辑电路包含组合逻辑电路和存储电路两部分,存储电路具有记忆功能,通常由触发器组成。
    2:存储电路的状态反馈到组合逻辑电路的输入端,与外部输入信号共同决定组合逻辑电路的输出。
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    输出方程在这里插入图片描述
    驱动方程(激励方程)内部输出方程在这里插入图片描述
    状态方程在这里插入图片描述
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    时序电路的分类:
    同步时序电路,各个触发器的时钟脉冲相同,即电路中有一个统一的时钟脉冲,每来一个时钟脉冲,电路的状态只改变一次。
    异步时序电路,各个触发器的时钟脉冲不同,即电路中没有统一的时钟脉冲来控制电路状态的变化,电路状态改变时,电路中要更新状态的触发器的翻转有先有后,是异步进行的。
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    时序电路的功能描述:
    状态转移表:
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    时序图
    时序图即为时序电路的工作波形图,它以波形的形式描述时序电路内部状态Q、外部输出Z随输入信号X变化的规律。
    在这里插入图片描述 注;将激励方程代入到特征方程中得到状态方程。
    例题:
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    自启动电路
    时序电路中的所有无效状态经过数个CP脉冲波后都能进入有效状态环,称电路为可自启动电路。
    寄存器(Regigter) 有延时功能
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    移位寄存器
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    计数器
    计数器的主要功能是累计输入时钟脉冲的个数。它的应用是不仅可以用来计数,分频,还可以对系统进行定时、顺序控制等,是数字系统中最广泛的时序部件之一。
    是一个周期性的时序电路,其状态图有一个闭合环,闭合环循环一次所需要的时钟脉冲个数称为计数器的模值M,由n个触发器构成的计数器,其模值M一般应满足2(n-1)<M<=2n。
    在数字电路中能够记忆输入脉冲个数的电路称为计数器。
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    时序电路的设计
    时序电路的设计过程:
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    建立原始状态图和状态表
    根据设计命题·要求初步画出状态图和状态表,称为原始状态图和原始状态表,它们可能包含多余状态。
    1:分析题意,确定输入,输出变量。
    2:设置状态。首先确定有多少种信息需要记忆,然后对每一种需要记忆的信息设置一个状态并用字母表示。
    3:确定状态之间的转移关系
    状态化简
    在建立原始状态图和原始状态表时,将重点放在正确地反映设计要求上,因而往往可能会多设置一些状态,而状态数目的多少将直接影响到所需触发器的个数。
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    可见状态数目减少会使触发器的数目减少并简化电路。因此,状态简化的目的就是要消去多余状态,以获得最简状态图和最简状态表。
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    在状态表中判断两个状态是否等价的具体条件如下:
    在相同的输入条件下都有相同的输出。
    (在前一个条件满足下)在相同的输入条件下次态也等价。 次态等价有三种情况:1次态相同;2次态交错;3次态互为隐含条件。
    相互等价状态的集合称为等价类,凡不被其它等价类所包含的等价类称为最大等价类。
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    在状态表中,若某一状态和其它状态都不等价,则其本身就是一个最大等价类。
    状态表的化简,实际就是寻找所有最大等价类,并将所有最大等价类合并,最后得到最简状态表。
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    化简隐含表
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    对原始状态表中的每一对状态逐一比较,结果有三种情况:
    状态对肯定不等价,在小格内填X。
    状态对肯定等价,在小格内填V。
    状态是否等价取决于隐含条件的,则把隐含状态对填入,需做进一步比较。
    状态分配
    状态分配是指将状态表中每一个字符表示的状态赋以适当的二进制代码,得到代码形式的状态表(二进制状态表),以便求出激励函数和输出函数,最后完成时序电路的设计。
    状态分配合适与否,虽然不影响触发器的级数,但对所设计的时序电路复杂程度有一定影响。然而,要得到最佳的分配方案是很困难的。
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    确定激励方程和输出方程
    根据状态表填写次态和输出函数卡诺图,从而求得次态和输出方程组,然后将各状态方程与所选用的触发器的特征方程对比,便可求出激励函数,这种方法称为状态方程法。
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    电路无法自启动时,解决的方法有多种:
    第一种方法:将原来的非完全描述时序电路中没有描述的状态的转移情况加以定义,使其成为完全描述时序电路,如将原状态表中的无效状态的转移方向均定义为000,则可得到一个完全描述时序电路的状态表,如下。显然,按照下表设计时序电路,不存在死循环问题,因为它是完全描述的。这种方法由于失去了任意项,会增加电路的复杂程度、
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    第二种方法:改变原K图中卡诺图的圈法。
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  • 同步时序逻辑电路分析概述同步时序分析工具状态转换表例子状态转换图时序图同步时钟分析完整流程例1例2 概述 在之前所讨论的组合逻辑电路中,任一时刻的输出信号仅取决于当时的输入信号。但在时序逻辑电路中,电路...

    概述

    在之前所讨论的组合逻辑电路中,任一时刻的输出信号仅取决于当时的输入信号。但在时序逻辑电路中,电路状态还取决于电路原来状态。
    比如串行加法器中,相加结果不仅取决于本位加和,还与低一位是否进位有关,所以需要有记忆功能,以便在做高一位的加法器时使用。
    则在电路设计中,需要包括全加器和存储电路。
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    存储电路的输出状态必须反馈到组合电路的输入端,与输入信号一起决定组合逻辑电路的输出。
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    此外,根据触发器的动作状态特点不同,分为同步时序电路(同一时钟操作下同时发生)和异步时序电路(触发器状态的变化不是同时发生的)

    根据输出信号的特点分为:米利(Mealy)型(输出信号不仅取决于存储电路的状态,还取决于输入变量)和穆尔(Moore)型两种(输出信号仅仅取决于存储电路的状态)。

    与分析组合逻辑电路不同的是,分析时序电路时需要考虑状态变量(和电路的历史状态有关)和输入信号。

    同步时序分析工具

    状态转换表

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    例子

    第一种画法:
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    设电路的初态Q3Q2Q1=000,代入式子后得到Q3Q2Q1=001,再代入式子得到新值。
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    第二种画法:
    可以看出每经过7个时钟信号周期状态变化一次,则这个电路具有对时钟信号计数的功能,相当于7进制计数器。输出为进位脉冲。
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    状态转换图

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    在状态转换图中以圆圈表示电路的各个状态, 以箭头表示状态转换的方向。同时, 还在箭头旁注明了状态转换前的输人变量取值和输出值。通常将输人变量取值写在斜线以上, 将输出值写在斜线以下。所示中电路没有输人逻辑变量, 所以斜线上方没有注字。
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    时序图

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    同步时钟分析完整流程

    例1

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    例2

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  • 文章目录B 时序逻辑电路的分析B.a 同步时序逻辑电路分析B.b 异步时序逻辑电路分析 B 时序逻辑电路的分析 所谓“分析”——即找出给定时序电路的逻辑功能。 B.a 同步时序逻辑电路分析 同步时序电路分析的“核心”——...

    B 时序逻辑电路的分析

    所谓“分析”——即找出给定时序电路的逻辑功能。

    B.a 同步时序逻辑电路分析

    同步时序电路分析的“核心”——借助触发器的新状态(次态)表达式列出时序电路的状态转换表或画出状态转换图
    同步时序逻辑电路分析的一般步骤
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    驱动方程代入JK触发器的特性方程。
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    不断循环。由表可得这是一个7进制的计数器。
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    电路没有输入。
    黄色循环为主循环,111为游离态,偏离态,不在主循环内,含有能回到主循环的偏离态的电路称为具有自启能力的时序逻辑电路
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    每一个下降沿,变化一次。
    功能描述:由上述图表分析可知,此电路为一个具有 自启动能力的同步七进制加法计数器。


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    T-FFD-FF
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    B.b 异步时序逻辑电路分析

    异步时序逻辑电路的特点

    • 所有触发器的CP端并没有完全连接在一起
    • 不是所有触发器状态的变化都与外接时钟脉冲同步;
    • 有时钟信号的触发器才需要用特性方程计算 次态,而没有时钟信号的触发器将保持原来的状 态不变

    异步时序逻辑电路分析示例
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    各个FF的时钟信号有所不同。悬空相当于接1
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    各状态方程后面与上cp

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    上一行为下一行的初态。根据(2)从上到下写出状态值。Q能不能变化取决于相应的cp是否为1。其中cp0为外界输入的,cp1=Q0;cp2=Q1;cp3=Q0。
    分析变化顺序: Q n > c p > Q n + 1 Q^n>cp>Q^{n+1} Qn>cp>Qn+1
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    时序图:
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    同步、异步时序逻辑电路分析异同
    同:均先依据电路图得到电路描述的三大方程,即驱 动(激励)方程、状态方程(组)、输出方程,然后依据 三大方程得出描述电路逻辑功能的三大图表(通常时序图 为实验或仿真条件下的观察图像,分析时可略),最后依 据图表描述电路的逻辑功能。

    异:异步时序逻辑电路分析时,还需考略各触发器的 时钟信号,当某触发器时钟有效信号到来时,该触发器状 态按状态方程进行改变,而无时钟有效信号到来时,该触 发器状态将保持原有的状态不变。

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