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  • 时序电路(如计数器和寄存器)在现代设计中无处不在。本文以约翰逊计数器为例介绍了如何采用有效门控时钟来设计高能效的时序电路。
  • 本文以约翰逊计数器为例介绍了如何采用有效门控时钟来设计高能效的时序电路。  约翰逊计数器系统,可同步提供多种特殊类型的数据序列,这对于大多数重要应用(如D/A转换器、FSM和时钟分频器)来说至关重要。为支持...
  • 本设计全面讲述了门控时钟的后端实现方法,并提出了一种门控控制项的设置方法,解决了由其引起的时钟偏移问题,对VLSI深亚微米低功耗电路物理层的实现有一定的实用价值。
  • 门控时钟

    2019-03-13 20:31:00
    2、理论分析 门控的基本要求: 1.所需要的沿(对于正沿触发的寄存器是正沿,对于负沿触发的寄存器是负沿)不增加,不减少;...1.上升沿触发的门控时钟的结构研究:应用与上升沿触发的寄存器的门控...

    1、http://www.chipsbank.com/news_detail/newsId=123.html

    2、理论分析

    门控的基本要求:

    1. 所需要的沿(对于正沿触发的寄存器是正沿,对于负沿触发的寄存器是负沿)不增加,不减少;

    1. 不会产生毛刺;

    1. 使用后功耗要能够降低;

    1. 最好面积还会减小。

     

    1. 上升沿触发的门控时钟的结构研究:应用与上升沿触发的寄存器的门控。

    1. 直接与门结构:

     

     

    1. 高电平使能Latch + 与门结构:

     

    1. 低电平使能Latch + 与门结构:

     

    1. 波形研究:从下面的波形可以看出:

    1. 如果En信号的上升沿在时钟的上升沿和下降沿之间的话,则结构1与结构2都会多产生一个时钟沿;见波形中的Error。

    1. 如果En的下降沿在时钟的下降沿和上升沿之间,则很容易产生一个毛刺;

    1. 结构3是符合我们需要的,上升沿没有丢失或减少。所以DC在正沿触发的寄存器前插入的都是这类CG;

      

    1. 下降沿触发的门控时钟的结构研究:应用与下降沿触发的寄存器的门控。

    1. 或门结构:

     

     

     

     

    1. 低电平使能Latch + 与门结构:

     

    1. 高电平使能Latch + 与门结构:

     

    1. 波形研究:从下面的波形可以看出:

    1. 如果En信号的上升沿在时钟的下降沿和上升沿之间的话,则结构1与结构2都会多产生一个时钟沿;见波形中的Error。

    1. 如果En的上升沿在时钟的上升沿和下降沿之间,则很容易产生一个毛刺;

    1. 结构3是符合我们需要的,下降沿没有丢失或减少。所以DC在负沿触发的寄存器前插入的都是这类CG;

     

    1. 特殊情况分析:

    1. 如果En信号的上升沿和下降沿都能保证在时钟的低电平区域,则与门结构可以作为门控来使用:

     

    分析:

    1. 如果En是ClkSrc时钟域的寄存器负沿触发输出的信号,或者产生En的信号都是ClkSrc时钟域负沿触发产生的信号;
    则通过合适的约束,可以做到En的沿都在时钟的低电平区域。

    1. 如果从功能上可以确认,En的沿都在时钟的低电平区域,则也可行。

    1. 这种结构不管是对上升沿触发的寄存器或者对下降沿触发的寄存器都是有效的。

     

    1. 如果En的上升沿和下降沿都能保证在时钟的高电平区域,则或门结构可以当成门控来使用:

      

    分析:

    1. 如果En是ClkSrc时钟域的寄存器正沿触发输出的信号,或者产生En的信号都是ClkSrc时钟域正沿触发产生的信号;
    则通过合适的约束,可以做到En的沿都在时钟的高电平区域。

    1. 如果从功能上可以确认,En的沿都在时钟的高电平区域,则也可行。

    1. 这种结构不管是对上升沿触发的寄存器或者对下降沿触发的寄存器都是有效的。

    1. 这种结构综合的时候一般会综合成:一些这种结构;这种结构面积会小一点15%左右;但功耗会稍大一点;所以需要具体情况具体分析;

     

    1. 综合分析:

    1. 使用Latch为基础的门控结构:

    1. 优点:很明显,就是对En的沿的位置没有特殊要求。

    1. 缺点:

    1. 功耗收益:对寄存器数目比较少的门控效果就不明显,甚至会使功耗增加。比如3个或以下寄存器的门控效果就比较差。

    1. 面积收益:而且由于Latch的面积比较大(相当于5个门左右,而寄存器则相当于7个门左右),所以整个门控结构面积差不多是一个寄存器大小。所以对于面积的收益上来说,Latch结构的门控用在门控多个寄存器(一般是4个或以上)才有收益。

    1. 使用与门,或门的门控结构:

    1. 优点:

    1. 功耗收益:或门或与门的功耗显然比Latch要小得多。所以在驱动一个寄存器的门控都有收益。而且在时钟需要触发的时候不至于增加太多功耗。

    1. 面积收益:一个或门或与门(相当于1.2个Gate)的面积比一个MUX的面积(相当于2.2个Gate)要小,所以从面积收益上来说,即使是门控一bit寄存器都还有1个门左右的收益。

    1. 1bit门控对比分析:

    1. 不使用门控的情况:

    1. 时钟端输入电容(以tower库dfcfq1为例):0.002pF

    1. 时钟端反转短路功耗:0.00948pJ;

    1. 使用非与非门控的情况:

    a. 跟时钟有关的输入电容:反相器+与非门:0.003+0.001=0.004pF

    a. 时钟端短路功耗:0.00198-0.000918+0.0013=0.0023pJ

    1. 使用非或门情况:

    1. 四种门控情况功耗对比与面积对比:

    En==0,时钟1MHz

     

    En==1,时钟1MHz

     

    从上面的表格我们可以看出

    1. 使用或非门的功耗是最小的;但由于综合工具会把这个电路综合成非与非门结构,所以要使用这种结构的话需要使用库中的或门来例化,同时对这个或门dont_touch;
    注意:不要对或门前的非门进行例会或dont_touch;

    1. 面积是使用非与非门最小的;

    1. 使用Latch的门控虽然在En==0时有功耗收益,但在En==1时功耗增加太大;而且面积也比没有门控的大;

     3、概述

    1. 时钟信号的功耗占系统功耗的很大一部分(40%左右)占动态功耗的50%以上

    1. DC门控时钟命令:
    intert_clock_gating
    set_clock_gating_style

    1. 门控时钟插入:
     

    1. 使用效果实例:

    a. 对于一个180nm工艺的芯片:有clock gating和没有clock gating的结果相比(芯片实测):

    a. 功耗节省34%到43%(具体更应用模式有关)

    a. 面积节省20%(一个clock gating能代替多个mux)

    1. 使用原则:

    a. 至少位宽是3或以上的寄存器才用门控时钟

    a. 单bit的寄存器使用门控时钟是没有效果的,面积和功耗都不会节省。

    a. Clock buffer尽可能多的放到clock gating cell的后面。

    1. RTL具体措施:

    a. 无用输出采用使能保持输出的方式编码:
    NxtReadData = (ReadEn) ? RamData : 8'b0;  
    如果没有读使能时,我们不关心输出什么数据的话,则改成:
    NxtReadData = (ReadEn) ? RamData : ReadData;
    这样就可以让ReadEn无效时把这8个寄存器的时钟关掉。

     

    1. 3bit的计数器插clock gating前后电路对比
    插门控之前:

    插门控之后:

     

    1. 不同bit数门控时钟插入对比

     

    SMIC.18工艺

     

    面积

     

    动态功耗(W)

     

     

    um2

    门数

     

    4bit暂存器

    带ICG

    221.72

    25.25

    1.185e-05

     

    不带ICG

    263.42

    30

    1.427e-05

    3bit暂存器

    带ICG

    175.62

    20

    9.160e-06

     

    不带ICG

    197.57

    22.5

    9.920e-06

    2bit暂存器

    带ICG

    131.71

    15

    6.315e-06

     

    不带ICG

    131.71

    15

    6.613e-06

    1bit暂存器

    带ICG

    85.61

    9.75

    3.633e-06

     

    不带ICG

    65.86

    7.5

    3.307e-06

     

    1. 门控时钟的结构:

     a. 结构-1

    这种系统时钟门控的机制算然简单,但是容易使门控后的时钟不完整,甚至产生毛刺。

     

    a. 结构-2

    这种门控方法避免了门控时钟的不完整性,也可以避免避免毛刺的产生,但门控后的时钟可能会产生亚稳态。

     

    1. 结构-3

    这种结构解决了结构-2的亚稳态问题。

     

    1. 结构-4

    这种带测试模式的结构可以在测试时让时钟一直开着。

     

    1. 结构-5

    在ASIC进行后端测试的时候,有时候可能会将不同时钟域的逻辑和寄存器连起来进行扫描链插入,此时可能某个模块的时钟来源可能不是通过它原来的时钟路径,而是整个芯片统一的测试时钟,就此时需要对时钟进行选择。

     

     4、门控时钟-实际研究

    4bit带使能计数器,包括正沿触发与负沿触发;

    1.功能仿真:

    1.电路结构与仿真波形:

     

     

     

    2. 插入带latchICG(集成门控):

    1.综合脚本:

     

     

     

    2. 门控综合结果:

     

     

    3.仿真波形:

     

     

     

    3.插入不带latchICG

    1. 综合脚本:

    1.需要查找库中是否存在不带LatchICG

    2. 需要分别选择上升沿触发寄存器和下降沿触发寄存器的对应门控单元;

    3.脚本:

     

     

     

    2.综合结果:

     

     

     

     

     

     

     

    3.仿真时序图:

     

     

     

     

    4. 注意点:

     

    1.有上升沿输出的使能(这个使能只要是通一个时钟输出的上升沿信号组合出来的都可以)控制上升沿促发的寄存器才可以插入上升沿类型的ICG

    2.只有下降沿输出的使能(这个使能只要是通一个时钟输出的上升沿信号组合出来的都可以)控制下降沿促发的寄存器才可以插入下降沿类型的ICG

    3.如果要使用上升沿组合成的使能来门控下降沿的门控或反之,则需要手工例化ICG,或写门控逻辑来门控。

    4. 如果在综合脚本改成下面的脚本,综合会保持,结果会插入带latch结构的ICG

     

     

     

     

    4.插入带latch的分立门控:

    1.门控综合脚本:

     

     

     

    2.门控综合结果:

     

     

     

     

    3. 仿真波形:

     

     

     

    5. 插入不带latch的分立门控:

    1.综合脚本:

     

     

     

    2.综合结果:

     

     

     

     

     

     

    3.仿真波形:

     

     

     

     

    4. 注意点:

     

    1.只有上升沿输出的使能(这个使能只要是通一个时钟输出的上升沿信号组合出来的都可以)控制上升沿促发的寄存器才可以插入上升沿类型的CG

    2.只有下降沿输出的使能(这个使能只要是通一个时钟输出的上升沿信号组合出来的都可以)控制下降沿促发的寄存器才可以插入下降沿类型的CG

    3. 如果要使用上升沿组合成的使能来门控下降沿的门控或反之,则需要手工例化CG,或写门控逻辑来时序。

     

    6.遗留问题

    1.门控cell的选择加上路径看看。

    2. DC会保证En在上升沿和下降沿之间?

    门控时钟-实际研究

    201073 

    4bit带使能计数器,包括正沿触发与负沿触发;

    1.功能仿真:

    1.电路结构与仿真波形:

     

     

     

    2. 插入带latchICG(集成门控):

    1.综合脚本:

     

     

     

    2. 门控综合结果:

     

     

    3.仿真波形:

     

     

     

    3.插入不带latchICG

    1. 综合脚本:

    1.需要查找库中是否存在不带LatchICG

    2. 需要分别选择上升沿触发寄存器和下降沿触发寄存器的对应门控单元;

    3.脚本:

     

     

     

    2.综合结果:

     

     

     

     

     

     

     

    3.仿真时序图:

     

     

     

     

    4. 注意点:

     

    1.有上升沿输出的使能(这个使能只要是通一个时钟输出的上升沿信号组合出来的都可以)控制上升沿促发的寄存器才可以插入上升沿类型的ICG

    2.只有下降沿输出的使能(这个使能只要是通一个时钟输出的上升沿信号组合出来的都可以)控制下降沿促发的寄存器才可以插入下降沿类型的ICG

    3.如果要使用上升沿组合成的使能来门控下降沿的门控或反之,则需要手工例化ICG,或写门控逻辑来门控。

    4. 如果在综合脚本改成下面的脚本,综合会保持,结果会插入带latch结构的ICG

     

     

     

     

    4.插入带latch的分立门控:

    1.门控综合脚本:

     

     

     

    2.门控综合结果:

     

     

     

     

    3. 仿真波形:

     

     

     

    5. 插入不带latch的分立门控:

    1.综合脚本:

     

     

     

    2.综合结果:

     

     

     

     

     

     

    3.仿真波形:

     

     

     

     

    4. 注意点:

     

    1.只有上升沿输出的使能(这个使能只要是通一个时钟输出的上升沿信号组合出来的都可以)控制上升沿促发的寄存器才可以插入上升沿类型的CG

    2.只有下降沿输出的使能(这个使能只要是通一个时钟输出的上升沿信号组合出来的都可以)控制下降沿促发的寄存器才可以插入下降沿类型的CG

    3. 如果要使用上升沿组合成的使能来门控下降沿的门控或反之,则需要手工例化CG,或写门控逻辑来时序。

     

    6.遗留问题

    1.门控cell的选择加上路径看看。

    2. DC会保证En在上升沿和下降沿之间?

    转载于:https://www.cnblogs.com/littleMa/p/10526045.html

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  • 时序电路(如计数器和寄存器)在现代设计中无处不在。本文以约翰逊计数器为例介绍了如何采用有效门控时钟来设计高能效的时序电路。
  • 门控时钟-概述

    千次阅读 2020-01-07 17:29:36
    门控时钟-概述 1.时钟信号的功耗占系统功耗的很大一部分(40%左右)占动态功耗的50%以上 1.DC门控时钟命令: intert_clock_gating set_clock_gating_style 1.门控时钟插入: 1.使用效果实例: a.对于一个...

    门控时钟-概述

     

    1. 时钟信号的功耗占系统功耗的很大一部分(40%左右)占动态功耗的50%以上

    1. DC门控时钟命令:
    intert_clock_gating
    set_clock_gating_style

    1. 门控时钟插入:
     

    1. 使用效果实例:

    a. 对于一个180nm工艺的芯片:有clock gating和没有clock gating的结果相比(芯片实测):

    a. 功耗节省34%到43%(具体更应用模式有关)

    a. 面积节省20%(一个clock gating能代替多个mux)

    1. 使用原则:

    a. 至少位宽是3或以上的寄存器才用门控时钟

    a. 单bit的寄存器使用门控时钟是没有效果的,面积和功耗都不会节省。

    a. Clock buffer尽可能多的放到clock gating cell的后面。

    1. RTL具体措施:

    a. 无用输出采用使能保持输出的方式编码:
    NxtReadData = (ReadEn) ? RamData : 8'b0;  
    如果没有读使能时,我们不关心输出什么数据的话,则改成:
    NxtReadData = (ReadEn) ? RamData : ReadData;
    这样就可以让ReadEn无效时把这8个寄存器的时钟关掉。

     

    1. 3bit的计数器插clock gating前后电路对比
    插门控之前:

    插门控之后:

     

    1. 不同bit数门控时钟插入对比

     

    SMIC.18工艺

     

    面积

     

    动态功耗(W)

     

     

    um2

    门数

     

    4bit暂存器

    带ICG

    221.72

    25.25

    1.185e-05

     

    不带ICG

    263.42

    30

    1.427e-05

    3bit暂存器

    带ICG

    175.62

    20

    9.160e-06

     

    不带ICG

    197.57

    22.5

    9.920e-06

    2bit暂存器

    带ICG

    131.71

    15

    6.315e-06

     

    不带ICG

    131.71

    15

    6.613e-06

    1bit暂存器

    带ICG

    85.61

    9.75

    3.633e-06

     

    不带ICG

    65.86

    7.5

    3.307e-06

     

    1. 门控时钟的结构:

     a. 结构-1

    这种系统时钟门控的机制算然简单,但是容易使门控后的时钟不完整,甚至产生毛刺。

     

    a. 结构-2

    这种门控方法避免了门控时钟的不完整性,也可以避免避免毛刺的产生,但门控后的时钟可能会产生亚稳态。

     

    1. 结构-3

    这种结构解决了结构-2的亚稳态问题。

     

    1. 结构-4

    这种带测试模式的结构可以在测试时让时钟一直开着。

     

    1. 结构-5

    在ASIC进行后端测试的时候,有时候可能会将不同时钟域的逻辑和寄存器连起来进行扫描链插入,此时可能某个模块的时钟来源可能不是通过它原来的时钟路径,而是整个芯片统一的测试时钟,就此时需要对时钟进行选择。

     

     

    门控的基本要求:

    1. 所需要的沿(对于正沿触发的寄存器是正沿,对于负沿触发的寄存器是负沿)不增加,不减少;

    1. 不会产生毛刺;

    1. 使用后功耗要能够降低;

    1. 最好面积还会减小。

     

    1. 上升沿触发的门控时钟的结构研究:应用与上升沿触发的寄存器的门控。

    1. 直接与门结构:

     

     

    1. 高电平使能Latch + 与门结构:

     

    1. 低电平使能Latch + 与门结构:

     

    1. 波形研究:从下面的波形可以看出:

    1. 如果En信号的上升沿在时钟的上升沿和下降沿之间的话,则结构1与结构2都会多产生一个时钟沿;见波形中的Error。

    1. 如果En的下降沿在时钟的下降沿和上升沿之间,则很容易产生一个毛刺;

    1. 结构3是符合我们需要的,上升沿没有丢失或减少。所以DC在正沿触发的寄存器前插入的都是这类CG;

      

    1. 下降沿触发的门控时钟的结构研究:应用与下降沿触发的寄存器的门控。

    1. 或门结构:

     

     

     

     

    1. 低电平使能Latch + 与门结构:

     

    1. 高电平使能Latch + 与门结构:

     

    1. 波形研究:从下面的波形可以看出:

    1. 如果En信号的上升沿在时钟的下降沿和上升沿之间的话,则结构1与结构2都会多产生一个时钟沿;见波形中的Error。

    1. 如果En的上升沿在时钟的上升沿和下降沿之间,则很容易产生一个毛刺;

    1. 结构3是符合我们需要的,下降沿没有丢失或减少。所以DC在负沿触发的寄存器前插入的都是这类CG;

     

    1. 特殊情况分析:

    1. 如果En信号的上升沿和下降沿都能保证在时钟的低电平区域,则与门结构可以作为门控来使用:

     

    分析:

    1. 如果En是ClkSrc时钟域的寄存器负沿触发输出的信号,或者产生En的信号都是ClkSrc时钟域负沿触发产生的信号;
    则通过合适的约束,可以做到En的沿都在时钟的低电平区域。

    1. 如果从功能上可以确认,En的沿都在时钟的低电平区域,则也可行。

    1. 这种结构不管是对上升沿触发的寄存器或者对下降沿触发的寄存器都是有效的。

     

    1. 如果En的上升沿和下降沿都能保证在时钟的高电平区域,则或门结构可以当成门控来使用:

      

    分析:

    1. 如果En是ClkSrc时钟域的寄存器正沿触发输出的信号,或者产生En的信号都是ClkSrc时钟域正沿触发产生的信号;
    则通过合适的约束,可以做到En的沿都在时钟的高电平区域。

    1. 如果从功能上可以确认,En的沿都在时钟的高电平区域,则也可行。

    1. 这种结构不管是对上升沿触发的寄存器或者对下降沿触发的寄存器都是有效的。

    1. 这种结构综合的时候一般会综合成:一些这种结构;这种结构面积会小一点15%左右;但功耗会稍大一点;所以需要具体情况具体分析;

     

    1. 综合分析:

    1. 使用Latch为基础的门控结构:

    1. 优点:很明显,就是对En的沿的位置没有特殊要求。

    1. 缺点:

    1. 功耗收益:对寄存器数目比较少的门控效果就不明显,甚至会使功耗增加。比如3个或以下寄存器的门控效果就比较差。

    1. 面积收益:而且由于Latch的面积比较大(相当于5个门左右,而寄存器则相当于7个门左右),所以整个门控结构面积差不多是一个寄存器大小。所以对于面积的收益上来说,Latch结构的门控用在门控多个寄存器(一般是4个或以上)才有收益。

    1. 使用与门,或门的门控结构:

    1. 优点:

    1. 功耗收益:或门或与门的功耗显然比Latch要小得多。所以在驱动一个寄存器的门控都有收益。而且在时钟需要触发的时候不至于增加太多功耗。

    1. 面积收益:一个或门或与门(相当于1.2个Gate)的面积比一个MUX的面积(相当于2.2个Gate)要小,所以从面积收益上来说,即使是门控一bit寄存器都还有1个门左右的收益。

    1. 1bit门控对比分析:

    1. 不使用门控的情况:

    1. 时钟端输入电容(以tower库dfcfq1为例):0.002pF

    1. 时钟端反转短路功耗:0.00948pJ;

    1. 使用非与非门控的情况:

    a. 跟时钟有关的输入电容:反相器+与非门:0.003+0.001=0.004pF

    a. 时钟端短路功耗:0.00198-0.000918+0.0013=0.0023pJ

    1. 使用非或门情况:

    1. 四种门控情况功耗对比与面积对比:

    En==0,时钟1MHz

     

    En==1,时钟1MHz

     

    从上面的表格我们可以看出

    1. 使用或非门的功耗是最小的;但由于综合工具会把这个电路综合成非与非门结构,所以要使用这种结构的话需要使用库中的或门来例化,同时对这个或门dont_touch
    注意:不要对或门前的非门进行例会或dont_touch

    1. 面积是使用非与非门最小的;

    1. 使用Latch的门控虽然在En==0时有功耗收益,但在En==1时功耗增加太大;而且面积也比没有门控的大;

     

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  • FPGA设计之门控时钟

    千次阅读 2020-09-21 19:28:29
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    门控时钟的设计初衷是实现FPGA的低功耗设计,本文从什么是门控时钟、门控时钟实现低功耗的原理、推荐的FPGA门控时钟实现这三个角度来分析门控时钟。

    一、什么是门控时钟

    门控时钟技术(gating clock) 是通过在时钟路径上增加逻辑门对时钟进行控制,使电路的部分逻辑在不需要工作时停止时钟树的翻转,而并不影响原本的逻辑状态。在ASIC和FPGA设计中都存在门控时钟的概念(前者应用更广)。

    典型的门控时钟逻辑如下图所示:
    在这里插入图片描述

    二、门控时钟降低功耗的

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  • 什么是门控时钟? Clockgating:在数据无效时,将寄存器时钟关闭的技术,能够有效降低功耗, 是低功耗设计的重要方法之一。门控时钟其实就是一个逻辑模块,在寄存器的输入数据无效时,将寄存器的输入时钟置为0,而...

    什么是门控时钟?

    Clockgating:在数据无效时,将寄存器时钟关闭的技术,能够有效降低功耗, 是低功耗设计的重要方法之一。门控时钟其实就是一个逻辑模块,在寄存器的输入数据无效时,将寄存器的输入时钟置为0,而此时寄存器值保持不变,此时没有时钟翻转,避免了动态功耗。

    如何生存门控时钟?

    在IC设计中,编写RTL代码的时候,只要采用合理规范的编码风格,即可以通过EDA工具自行产生门控时钟模块。

    举例如下:

    推荐风格:可生成门控时钟

    always@(posedge clk or negedge rst_n)

    if(!rst_n)

      data_out<=8’b0;

    else if(data_vld)

                data_out<=data_in;

      

     

    不推荐:无法生成门控时钟

    always@(posedge clk or negedge rst_n)

    if(!rst_n)

      data_out<=8’b0;

    else if(data_vld)

                data_out<=data_in;

            else

                data_out<=8’b0;

     

     

    推荐的风格代码在else分支忽略,此时意味着在data_vld无效时data_out保持不变,此时状态与clock保持为0一致,因此具备生成门控时钟的条件,而不推荐风格代码,在data_vld无效时data_out为0,不符合门控时钟的状态,因此无法生成门控时钟。

    上图两个电路图均为推荐风格代码的映射电路图,右侧为采用门控时钟设计的电路图。采用推荐风格代码的代码即可以通过EDA工具自行插入门控时钟。

    由于门控时钟逻辑具有一定的开销,因此数据宽度过小不适合做clockgating。一般情况下,数据宽度大于8比特时建议采用门控时钟。

    实际芯片使用的门控时钟模块是后端厂家专门设计的模块单元,而不仅仅是图上的简单设计。

     

     

     

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