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  • 24小时计时器设计
    2022-07-04 17:55:31

    要求:

    1.分频器的设计与实现。

    输入为4Hz的时钟,输出为1Hz的时钟。

    2.设计24秒倒计时器。

    (1)输入为固定频率脉冲、使能端、复位端,输出为计时状态(用8421码表示)。

        (2)用VHDL编程实现,QuartusⅡ下编译并仿真。

    具体VHDL代码实现:

    --------分频器(四分频)
    library ieee;
    use ieee.std_logic_1164.all;
    use ieee.std_logic_unsigned.all;
    
    entity clockpulse is
       port(
           CP:in std_logic;       --假设输入的是4HZ的时钟
          CO:buffer std_logic    --要求输出的是1HZ的时钟
          );
    end entity clockpulse;
    
    architecture isclockpulse of clockpulse is
    signal Q : std_logic_vector(1 downto 0);
    begin
       process(CP , CO)
      begin
        if(CP'event and CP = '1')  ---高电平有效
           then CO <= Q(1);  Q <= Q + '1';
          if(Q = "11") then Q <= "00";  --清零
          end if;
        end if;
      end process;
    end isclockpulse;
    ----------计数器(25进制)
    library ieee;
    use ieee.std_logic_1164.ALL;
    use ieee.std_logic_unsigned.all;
    
    entity couter_25 is
    port(
         CP , RESET , EN : in std_logic;
         CO: out std_logic;
         Q : out std_logic_vector(4 downto 0)
        );
    end couter_25;
    
    architecture iscouter_25 of couter_25 is
      signal iq : std_logic_vector(4 downto 0) := (others => '0');
    begin
      process(CP , RESET , EN)
      begin
      if CP'event and CP = '1' then   --上升沿触发
           if RESET = '1' then    --复位端高电平清零
          iq <= "11000";  
            elsif EN = '1' then    --使能端高电平有效
          iq <= iq - '1';
          else 
          iq <= iq;
            end if;
        end if;
      end process;
      Q <= iq;
      CO <= '1' when (iq = "00000" and EN='1')
        else '0';
    end iscouter_25;
    -----------编码器
    library ieee;
    use ieee.std_logic_1164.all;
    use ieee.std_logic_unsigned.all;
    entity decode_25 is
      port( 
             D : in std_logic_vector(4 downto 0);  ---输入的5位二进制
            Q1 : out std_logic_vector(3 downto 0); ---8421BCD码的高位
            Q2 : out std_logic_vector(3 downto 0)  ---8421BXD码的低位
           );
    end entity decode_25;
      
    architecture isdecode_25 of decode_25 is
    signal f : std_logic_vector(4 downto 0);
    begin
      process(D)
      begin 
        if(D >= "00000" and D <= "01001")  then  ---D是0到9的时候
          Q1 <= "0000";
         Q2 <= D(3 downto 0);
        elsif(D <= "10011")  then  ---D是10到19的时候
          Q1 <= "0001";
         f <= (D - "01010");
         Q2 <= f(3 downto 0);
        elsif(D <= "11000")  then  ---D是20到24的时候
          Q1 <= "0010";
         f <= (D - "10100");
         Q2 <= f(3 downto 0);   ---这样就实现了0到24的二进制到8421BCD码的转换
        end if;
      end process;
    end isdecode_25;

    最后将这三个模块用连线的方法连接在一起就可以实现24秒倒计时器的功能啦!

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    24小时计时器设计

     

     

    具体电路图:

     

    具体代码太长,看我的资源里面有 

    展开全文
  • 本关任务:利用前面关卡中设计的60进制计数器和24进制计数器,来级联构建一个24小时计时器,要求具有同步置数、异步清零功能。 相关知识 参考第4关“骨肉相连”模型 引脚说明 信号 I/O 位宽 说明 ...

    任务描述

    本关任务:利用前面关卡中设计的60进制计数器和24进制计数器,来级联构建一个24小时的计时器,要求具有同步置数、异步清零功能。

    相关知识

    参考第4关“骨肉相连”模型

    引脚说明

    信号I/O位宽说明
    Dh1,Dh0
    Dm1,Dm0
    Ds1,Ds0
    输入4 位并行数据加载端:分别是小时、分钟、秒钟的置数初值
    Reset输入1 位异步清零端:Reset=1时,Q=0
    Clock输入1 位时钟脉冲,上升沿有效
    Load输入1 位同步置数控制端:Reset=0、Load=1、Clock↑时,Q=D
    Enable输入1 位使能端:Reset=0时,Enable=1递增计数、0保持
    Qh1,Qh0
    Qm1,Qm0
    Qs1,Qs0
    输出4 位状态输出端:分别表示小时、分钟、秒钟的计时输出端

     

     

    展开全文
  • 第1关:4位递增计数器的设计 任务描述 本关任务:设计一个4位二进制(十六进制)同步递增计数器,要求具有同步置数、异步清零功能。 第2关:六进制计数器的设计 任务描述 本关任务:在第1关设计的计数器...

    第1关:4位递增计数器的设计

    任务描述

    本关任务:设计一个4位二进制(十六进制)同步递增计数器,要求具有同步置数、异步清零功能。

    第2关:六进制计数器的设计 

    任务描述

    本关任务:在第1关设计的计数器基础上,利用反馈原理设计一个六进制计数器,要求具有同步置数、异步清零功能。

    第3关:十进制计数器的设计 

    任务描述

    本关任务:在第1关设计的计数器基础上,利用反馈原理设计一个十进制计数器,要求具有同步置数、异步清零功能。

    第4关:60进制计数器的设计 

    任务描述

    本关任务:在第2关六进制计数器和第3关十进制计数器基础上,用级联的方法构建一个六十进制计数器,要求具有同步置数、异步清零功能。

    第5关:24进制计数器的设计

    任务描述

    本关任务:利用两个在第3关设计的十进制计数器,用级联的方法构建一个24进制计数器,要求具有同步置数、异步清零功能。

    第6关:24小时计时器设计(系统集成) 

    任务描述

    本关任务:利用前面关卡中设计的60进制计数器和24进制计数器,来级联构建一个24小时的计时器,要求具有同步置数、异步清零功能。

     

     

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