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  • 访问cache效率、平均访问时间的计算公式

    万次阅读 多人点赞 2019-03-10 08:46:27
    题目条件:假设CPU执行某段程序时,共访问Cache命中2000次,访问主存50次。...cache 主存系统的平均访问时间 ta = h *tc + (1-h) *tm 访问效率 其中tc指命中时间的cache访问时间, tm为未命中时的主存访...

    题目条件:假设CPU执行某段程序时,共访问Cache命中2000次,访问主存50次。已知:Cache的存取周期为50ns,主存的存取周期为200ns。求Cache-主存系统的命中率。

    Nc = 2000, Nm= 50  

    h = \frac{Nc}{Nc+Nm}

    h = \frac{2000}{2000+50} = 0.97

    cache 主存系统的平均访问时间

    ta = h *tc + (1-h) *tm

    访问效率 e = \frac{tc}{ta} * 100 = \frac{tc}{h*tc + (1-h)*tm} * 100

    其中tc指命中时间的cache访问时间, tm为未命中时的主存访问时间,1-h为未命中率

     

    分析:由于题设条件中并没有提到平均访问时间,而且平均访问时间需要自己求取。所以只能通过题目的其他条件来进行运算。题目中提到,主存的存取周期为200ns,cache的存取周期为50ns。从这个条件可以看出访问主存的时间是访问cache时间的4倍(主存存取周期200ns/cache存取周期50ns=4)。设访问cache的时间为t,则平均访问时间可以用h*t+(1-h)*4t来表示。将数据代入公式很容易就知道t作为一个不确定的变量,是能够直接约掉的。

     

    e = \tfrac{t}{0.97*t + (1-0.97)* 4t} * 100 = 91.7

    ta = h*tc + (1-h)*tm = 0.97*50ns +(1 - 0.97) * 200ns = 54.5ns

     

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  •  1.7 I/O 通信技术 ...如果使用这种技术,处理器负责从内存中提取数据以用于输出,并在内存中保存数据以用于输入。...可以看出,命中率越高,总的平均访问时间更接近 M1, 而不是 M2.    
    

    1.7 I/O通信技术

             对于I/O操作有三种可能的技术:可编程I/O、中断驱动I/O、直接内存存取(DMA)。

    1.7.1 可编程I/O

             使用可编程I/O操作时,I/O模块执行请求的动作并设置I/O状态寄存器中相应的位,它并不进一步通知处理器,尤其是它并不中断处理器。因此处理器在这行I/O指令后,还要定期检查I/O模块的状态,以确定I/O操作是否已经完成。

             如果使用这种技术,处理器负责从内存中提取数据以用于输出,并在内存中保存数据以用于输入。I/O软件应该设计为由处理器执行直接控制I/O指令的操作,包括检测设备状态、发送读命令或写命令和传送数据,因此指令集中包括以下几类I/O指令:

    • 控制:用于激活外部设备,并告诉它做什么。例如,可以指示磁带倒退或前移一个记录。

    • 状态:用于测试与I/O模块及其外围设备相关的各种状态条件。

    • 传送:用于在存储器寄存器和外部设备间读数据或写数据。

    1.19a给出了使用可编程I/O的一个例子:从外部设备读取一块数据到存储器,每次读一个字的数据。对读入的每个字,处理器必须停留在状态检查周期,直到确定该字已经在I/O模块的数据寄存器中。这给流程图说明该技术主要缺点:耗时,处理器总是处于没有用的繁忙中。

    1.7.2 中断驱动I/O

             处理器给模块发送I/O命令,然后继续做其他一些有用的工作。当I/O模块准备好与处理器交换数据时,它将打断处理器的执行并请求服务。处理器和前面一样执行数据传送,然后恢复处理器以前的执行过程。

             I/O每块的角度,对于输入操作,I/O模块从处理器中接收一个READ命令,然后开始从相关的外围设备读数据。一旦数据被读入该模块的数据寄存器,模块通过控制线给处理器发送一个中断信号,然后等待直到处理器请求该数据。当处理器发出这个请求后,模块吧数据放到数据总线上,然后准备下一次的I/O操作。
            
    从处理器的角度,对于输入操作,处理器发一个READ命令,然后保存当前程序的上下文,离开当前程序,去做其他事情。在每个指令周期的末尾,处理器检查中断。当发生来自I/O模块的中断时,处理器保存当前正在执行的程序的上下文,开始执行中断处理程序处理此中断。

             1.19b给出了使用中断驱动I/O读数据块的例子。中断驱动I/O比可编程I/O更有效,这是因为它消除了不必要的等待。但是,数据中的每个字不论从存储器到I/O模块还是从I/O模块到存储器都必须要通过处理器处理,这导致中断驱动I/O同样很耗时。

    1.7.3 直接内存存取

             中断驱动I/O和可编程I/O这两种方式,都需要处理器主动干预在存储器和I/O模块之间的数据传送,并且任何数据传送都必须完全通过处理器。因此它们有两方面的固有缺陷:

    • I/O传送速度受限于处理器测试设备和提供服务的速度。

    • 处理器忙于管理I/O传送的工作,必须执行很多指令以完成I/O传送

    当需要移动大量的数据时,就需要使用直接内存存取(DMA来提高传送效率。DMA可以由系统总线中一个独立的模块完成,也可以并入到I/O模块中。不论采用哪种形式,该技术的工作方式:当处理器要读或写一块数据时,它给DMA模块产生一条命令,发生以下信息

    • 是否请求一次读或写

    • 涉及的I/O设备的地址

    • 开始读或写的存储器单元

    • 需要读或写的字数

    之后处理器继续其他工作。处理器把这个操作委托给DMA模块,由该模块负责处理。DMA直接与内存器交互,传送整个数据块,每次传送一个字。这个过程不需要处理器参与。当传送完成后,DMA模块发送一个中断信号给处理器。因此只有在开始传送和传送结束时处理器才会参与。(图1.19c

    附录1A 两级存储器的性能特征

             在本章中,通过使用高速缓存作为内存和处理器间的缓存器,建立了一个两级内部存储器。这个两级结构通过开发局部性,相对于一级性能得到了很大的提高。

             其他两级存储器方法:虚拟存储器和磁盘高速缓存(见表1.2)也使用了局部性,并且至少有一部分是由操作系统实现。

    局部性

             局部性原理声明存储器访问表现出簇聚性。在很长的一段时间中,使用的簇会变化,但在很短的时间内,处理器基本上只与存储器访问中的一个固定的簇进行数据传输。

             局部性原理是很有效的,原因如下:

    1. 除了分支和调用指令,程序执行都是顺序的,而这两类指令在所有程序指令中只占一小部分。因此,大多数情况下,要取得下一条指令都是紧跟在取到的上一条指令之后的。

    2. 很少会出现很长的连续不断的过程调用序列,继而是相应的返回序列。相反,程序中过程调用的深度窗口限制在一个很小的范围内,因此在比较短的时间中,指令的引用局限在很少的几个过程中。

    3. 大多数循环结构都由相对比较少的几个指令重复若干次组成的。在循环过程中,计算被限制在程序中一个很小的相邻部分中。

    4. 在许多程序中,很多计算都涉及处理诸如数组、记录序列之类的数据结构。在大多数情况下,对这类数据结构的连续引用是对位置相邻的数据项进行操作。

    空间局部性时间局部性是有区别的。空间局部性指执行涉及很多簇聚的存储器单元的趋势,这也反映了处理器顺序访问指令的倾向,同时,也反映了程序顺序访问数据单元的倾向,如处理数据表。时间局部性指处理器访问最近使用过的存储单元的趋势,例如当执行一个循环,处理器重复执行相同的指令集合。

    两级存储器的操作

             在两层存储器结构中也使用了局部性特性。上层存储器(M1)比下层存储器(M2)更小、更快、成本更高(每位),M1用于临时存储空间较大的M2中的部分内容。当访问存储器时,首先视图访问M1中的项目,如果成功,就可以进行快速访问;如果不成功,则把一块存储器单元从M2中复制到M1中,在通过M1进行访问。由于局部性,当一个块取到M1中时,将会有很多对块中单元的访问,从而加快整个服务。

             为书名访问一项的平均时间,不仅要考虑两级存储器的速度,而且包括能在M1中找到给定引用的概率。为此有:

             其中,T3=(系统)平均访问时间、T1=M1(如高速缓存、磁盘高速缓存)的访问时间、T2=M2(如内存、磁盘)的访问时间、H=命中率(访问可在M1中找到的次数比)。

    1.15显示了平均访问时间关于命中率的函数。可以看出,命中率越高,总的平均访问时间更接近M1,而不是M2.

     

     

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  • 一、引言 一种经济型方案——存储器层次结构,利用了局部性原理。 一般情况下,低层级存储器中的数据是其上一级存储器中数据的超集。...传统上,存储器层次结构的重点是优化存储器平均访问时间,这一时间由访存访问时

    一、引言

    一种经济型方案——存储器层次结构,利用了局部性原理。

    一般情况下,低层级存储器中的数据是其上一级存储器中数据的超集。

    Intel Core i7为例,每个时钟周期可以有每个核心生成两次数据存储器引用,i7有4个核心,时钟频率为3.2GHz,除了大约128亿次128位指令引用的峰值指令要求外,每秒最多还可生成256亿次64位数据存储器引用,总峰值带宽为409.6GB/s。二DRAM的峰值带宽只有25GB/s(6%)。

    传统上,存储器层次结构的重点是优化存储器平均访问时间,这一时间由访存访问时间、缺失率和缺失代价决定。

    但最近,功率成为新的主要考虑事项。本章将从性能与功率之间权衡来研究。

    回顾基础

    一、映射方式

    组相联:

    组是缓存中的一组块,一个块首先被映射到一个组,被放在组中的任意一个块上,即:组 = 块地址 MOD 组的个数。如果一个组中有n个块,则成为n路组相连。

    直接缓存每个组中只有一个块。所以,块总是放在同一个位置。

    全相联缓存中只有一个组。所以,块可以放在任何地方。

    二、写策略

    直写缓存(全写法)wirte-through:写命中时,同时更新缓存和主存储器中的项目。

    写回法缓存 write-back:仅更新缓存中的副本,在此块被替换时,在写入主存。

    三、缺页率

    缺页率是指那些未能找到预期目标的缓存访问所占的比例,是衡量不同缓存组织方式优劣的指标。

    “3C”模式将所有缺失情景分为以下三个简单的类别:

    强制(Compulsory):对一个数据块的第一次访问,这个块不可能在缓存中,所以必须将这个块调入缓存中。

    容量(Capacity):如果缓存不能包含程序所需全部块,就会由于某些块被放弃,之后再被调入,导致容量缺失(还有强制缺失)。

    冲突(Conflict):如果块放置策略不是全相联,如果多个块被映射到一个块的组中,对不同块的访问混杂在一起,一个块可能会被放弃,之后再被调入,从而发生冲突缺失(还有强制缺失HI和容量缺失)。

    存储器平均访问时间 = 命中时间 + 缺失率*缺失代价

    四、六种基本的优化方法

    1、增大块以降低缺失率。利用了空间局部性,但是增加了缺失代价。

    2、增大缓存以降低缺失率。

    3、提高相联程度以降低缺失率。

    相联度高,可以减少冲突缺失。

    相联度低,可以缩短命中时间,也能降低功耗。低相联度时,减少了必须访问的缓存行,所以通常可以降低功耗。

    4、采用多级缓存以降低缺失代价。

    重新定义平均访存时间为:命中时间1+缺失率1*(命中时间2+缺失率2*缺失代价2)。

    5、为读取缺失指定写入操作的优先级,以降低缺失率。大多数处理器为读取指定的优先级高于写入操作,这对功耗几乎无影响。

    6、在缓存索引期间避免地址转换,以缩短命中时间。

    二、缓存性能的10中高级优化方法

    缓存优化有五种度量:命中时间、缺失率、缺失代价、缓存带宽、功耗

    应该了解的基本信息:

    图2-3 缓存的访问时间(即命中时间)通常会随缓存大小相联程度的增大而增加。

    图2-4 每次读取操作的能耗缓存大小相联程度的增加而增加。

    共5类优化方法:

    1、缩短命中时间。

    2、增加缓存带宽。

    3、降低缺失代价。

    4、降低缺失率。

    5、通过并行降低缺失代价或缺失率。

    10种优化方法:

    一、小而简单第一级缓存,用以缩短命中时间、降低功率

    提高时钟频率和降低功率都推动了对第一级缓存大小的限制。

    在最近的设计中,有三种因素第一级缓存中使用较高的相联度(P60)。结合图2-3规律,就应该对缓存大小进行限制,以保证命中时间的降低。

    二、采用路预测以缩短命中时间

    可以减少冲突缺失,同时又能保持直接映射缓存命中速度。


    看到这里,需要跳去看附录B,回顾基础知识。


     

     

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  • 最近学计组,学到cache-主存访问系统的平均访问时间ta的计算那一段感觉特别疑惑。 课本上只给出了一个公式,和几句描述描述,如下, h=Nc/(Nc+Nm) ta=htc+(1-h)tm ta:cache-主存系统的平均访问时间 h:命中率 ...

    h=Nc/(Nc+Nm)
    ta=htc+(1-h)tm
    ta:cache-主存系统的平均访问时间
    h:命中率
    tc:命中时cache的访问时间(即cache存取周期)
    tm:未命中时主存的访问时间(包括访问cache未命中的时间和未命中后访问主存的时间,即主存存取周期)
    Nc: cache完成存取的次数
    Nm:主存完成存取的次数


    ta
    具体来讲,应该是cache和主存每次存取的平均访问时间。
    tc:
    具体来讲,应该是应该是命中时,访问cache一次的时间。
    tm:
    具体来讲,应该时未命中时,访问主存一次的时间。(应该包括访问cache未命中的时间)


    这样
    ta
    =(Nctc+Nmtm)/(Nc+Nm)
    =(Nctc)/(Nc+Nm)+(Nmtm)/(Nc+Nm)
    =[Nc/(Nc+Nm)]tc+[Nm/(Nc+Nm)]tm
    其中
    h=Nc/(Nc+Nm)
    1-h=Nm/(Nc+Nm)
    所以
    ta=htc+(1-h)tm


    访问效率e是指cache访问时间与平均访问时间的比值,反映了系统的存取效率;r为主存慢于cache的倍率,其值r=tc/ta
    e=tc/ta=tc/[htc+(1-h)tm]=1/[h+(1-h)r]=1/[r+(1-r)h]
    从表达式中可以看出,命中率h越高,访问效率越高。


    以上为个人理解,可能有偏颇疏漏,欢迎交流指正。

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