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  • 可逆计数器

    2012-06-04 21:14:12
    用vhal实现的可逆计数器 可复位 编译通过
  • 所谓可逆计数器,就是根据计数控制信号的不同,在时钟脉冲作用下,计数器可以进行加1或者减1操作的一种计数器。可逆计数器有一个特殊的控制端,这就是DR端。\u5f53DIR='0'时,计数器进行加1操作,\u5f53DIR='1'时,...
  • Verilog模16可逆计数器

    2021-03-03 21:15:28
    Verilog模16可逆计数器
  • 红外可逆计数器设计.doc
  • 量子可逆计数器的新颖设计
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  • 8位可逆计数器 vhdl

    2009-09-13 13:23:47
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    2014-04-28 13:16:04
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  • 同步可逆计数器和序列检测器.doc
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    EDA设计基础实验课程论文

    PAGE 19

    I

    EDA设计基础实验课程论文

    题 目 可逆计数器的设计

    学 院 电子工程学院

    专业班级 通信081班

    学生姓名

    指导教师

    摘 要

    本设计介绍了Verilog-HDL语言在可逆计数器的具体应用,给出了仿真波形并下载到FPGA开发板上实际验证。说明了实现电子电路的自动化设计(EDA)过程和EDA技术在现代数字系统中的重要地位及作用.

    关键词:Verilog-HDL EDA FPGA开发板 仿真

    Abstract

    This design describes the Verilog-HDL language in reversible counter the specific application, the simulation waveforms downloaded to the FPGA development board and the actual verification. Illustrates the realization of electronic circuit design automation (EDA) process and EDA technology in the modern digital systems in an important position and role.

    Keywords: State Machine Verilog-HDL EDA FPGA development board Simulation

    目录

    TOC \o "1-3" \h \u 摘 要 I

    Abstract I

    第1章 绪论 2

    1.1 概述 2

    1.1.1 EDA技术的优势 2

    1.1.2 EDA的发展趋势 2

    1.2 硬件描述语言 3

    1.2.1 VHDL 语言 3

    1.2.2 Verilog HDL 语言 3

    1.2.3 Verilog HDL 与 VHDL 的比较 4

    1.2.4 VHDL 和 Quartus II 在设计数字电路中的应用 4

    1.3 FPGA介绍 4

    第2章 可逆计数器设计的基本理论 6

    2.1 设计原理 6

    2.2 电路设计系统仿真 6

    2.2.1 编辑文件 6

    2.3.2 创建工程 6

    2.3.2 仿真 7

    第3章 系统的仿真结果 9

    3.1 编译成功 9

    3.2 波形图 10

    3.3 原理图 11

    第4章 心得体会 12

    结论 13

    参考文献 14

    附录1 15

    致谢 17

    第1章 绪论

    1.1 概述

    EDA是电子设计自动化(Electronic Design Automation)的缩写,在20世纪90年代初从计算机辅助设计(CAD)、计算机辅助制造(CAM)、计算机辅助测试(CAT)和计算机辅助工程(CAE)的概念发展而来的。EDA技术就是以计算机为工具,设计者在EDA软件平台上,用硬件描述语言VHDL完成设计文件,然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真,直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。

    1.1.1 EDA技术的优势

    1.用HDL对数字系统进行抽象的行为与功能描述到具体的内部线路结构,从而可以在电子设计的各个阶段、各个层次进行计算机模拟验证,保证设计过程的正确性,可以大大降低设计成本,缩短设计周期。

    2.EDA工具之所以能够完成各种自动设计过程,关键是有种类库的支持,如逻辑仿真时的模拟库、逻辑综合时的综合库、版图综合时的版图库、测试综合时的测试库等。

    3.某些HDL本身也是文档型的语言(如VHDL),极大地简化了设计文档的管理。

    4.EDA中最为瞩目的功能,最具现代化电子设计技术特征的功能,是日益强大的逻辑设计仿真测试技术。极大地提高了大规模系统电子设计的自动化程度。

    1.1.2 EDA的发展趋势

    1.超大规模集成电路的集成度和工艺水平不断提高,深亚微米(Deep-Submicron)工艺,如0.13um、90nm已经走向成熟,在一个芯片上完成的系统级的集成已经成为可能。

    2.由于工艺不断减小,在半导体材料上的许多寄生效应已经不能

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  • Verilog实现可逆计数器,可根据需要调节周期,且该程序已在Basys2开发板上验证成功。
  • 基于CNFET的三重脉冲可逆计数器的设计。
  • 可逆计数器是一种双向计数器,可以进行递增计数,也可以进行递减计数,根据计数控制信号的不同,在时钟脉冲的作用下,计数器可以进行加1或减1的操作。 下面描述的是一个位宽为4的可逆计数器,即该计数器在不同控制...
  • 基于FPGA的通用可逆计数器的设计及实现.pdf
  • 利用verilog实现十进制可逆计数器设计,该设计通过混合层次化文件设计形式,内附程序代码,可直接运行
  • 使用Verilog实现32位可逆计数器设计

    千次阅读 2020-08-19 22:55:42
    使用Verilog实现32位可逆计数器设计 可逆计数器可逆计数器就是在一个模块可以实现加法计数和减法计数。本质上还是一种计数器。 设计代码: module counter_2 ( input clk, input rst, input en, input [31:0]...

    使用Verilog实现32位可逆计数器设计

    可逆计数器:

    可逆计数器就是在一个模块可以实现加法计数和减法计数。本质上还是一种计数器。

    设计代码:

    module counter_2 (
    	input clk,
    	input rst,
    	input en,
    	input [31:0] data1,
    	input [31:0] data2,
    	output reg [31:0] q,
    	output reg [31:0] x);
    always @ (posedge clk or negedge rst or negedge en)
    begin
    	if(!en)//-
    	begin
    		if(!rst)
    			q<= data2;  //- initial
    		else if (q=={8{4'b0000}})
    		begin
    			x <= {{30{1'b0}},2'b10};
    			q <= data2;
    		end
    
    		else
    		begin
    			q<=q-1;
    			x <= {{30{1'b0}},2'b00};
    		end
    	end
    	else//+
    	begin
    		if(!rst)
    			q<=data1;
    		else if (q=={8{4'b1111}})
    		begin
    			x <= {{30{1'b0}},2'b01};
    			q <= data1;
    		end
    		else
    		begin
    			q<=q+1;
    			x <= {{30{1'b0}},2'b00};
    		end
    	end	
    end
    
    endmodule
    
    

    验证代码:

    module counter_2_tb;
    reg		clk,rst,en;
    reg	[31:0]	data1,data2;
    wire	[31:0]	q;
    wire	[31:0]	x;
    counter_2 t1 (clk,rst,en,data1,data2,q,x);
    initial
    begin
    	clk=0;rst=0;en=1;
    	data1={{7{4'b1111}},4'b0000};
    	data2={{7{4'b0000}},4'b0111};
    #10	rst=1;
    #50	rst=0;
    #10	rst=1;
    #240	rst=0;
    #10	en=0;rst=0;
    #10	rst=1;
    #240	rst=0;
    #10	$finish;
    end
    
    always	#6 clk=~clk;
    
    endmodule
    

    仿真结果截图:

    这次只有局部截图,整体截图方便。如有需要,自己下载代码跑一次程序。
    在这里插入图片描述

    总结:

    仅仅是一次代码上传

    感想:

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  • 在常规时序型硬件木马的基础上,针对RS232总线集成电路,设计一种基于可逆计数器的时序型总线硬件木马。采用Xiix公司的ISE软件在RTL层设计相应的RS232总线Verilog代码,并在常规和可逆时序型硬件木马触发阈值呈等差...
  • 数电实验(三) 可逆计数器设计 module yyc2018113559_3(clk,clr,x,Q,co,codeout); input clk,clr,x; //clk时钟,clr低电平Q清零,x转换加计数与减计数 output reg[6:0] codeout; output co; //进位信号 output reg...

    数电实验 可逆计数器设计

    在这里插入图片描述

    module yyc2018113559_3(clk,clr,x,Q,co,codeout);
    input clk,clr,x;  //clk时钟,clr低电平Q清零,x转换加计数与减计数
    output reg[6:0] codeout;
    output co;  //进位信号
    output reg[3:0] Q;
    
    always @(posedge clk,negedge clr)  //敏感信号为clk上升沿,clr下降沿
    	if(!clr)  //如果clk为低电平,Q清零
    		Q<=4'd0;
    	else if(x) // 如果x为高电平,加计数
    	begin
    		if(Q==4'd9) //Q为9则清零
    			Q<=4'd0;
    		else
    			Q<=Q+4'd1;
    	end
    	else    //如果x为低电平,减计数
    	begin
    		if(Q==4'd0) //Q为0则变为9重新开始减计数
    			Q<=4'd9;
    		else
    			Q<=Q-4'd1;
    	end
    
    	assign co=(clr & ~x &Q==4'd0)|(x & Q==4'd9); //实现进位
    
    always @(clk) //译码器
    begin 
    	case(Q)
    	4'b0000:codeout=7'b1111110;
    	4'b0001:codeout=7'b0110000;
    	4'b0010:codeout=7'b1101101;
    	4'b0011:codeout=7'b1111001;
    	4'b0100:codeout=7'b0110011;
    	4'b0101:codeout=7'b1011011;
    	4'b0110:codeout=7'b1011111;
    	4'b0111:codeout=7'b1110000;
    	4'b1000:codeout=7'b1111111;
    	4'b1001:codeout=7'b1111011;
    	endcase
    end
    
    
    endmodule
    
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  • EDA设计基础实验课程论文PAGE 15IEDA设计基础实验课程论文题 目 可逆计数器的设计学 院 电子工程学院专业班级 通信081班学生姓名指导教师20**年 6月 12日摘 要本设计介绍了Verilog-HDL语言在可逆计数器的具体应用,给...

    EDA设计基础实验课程论文

    PAGE 15

    I

    EDA设计基础实验课程论文

    题 目 可逆计数器的设计

    学 院 电子工程学院

    专业班级 通信081班

    学生姓名

    指导教师

    20**年 6月 12日

    摘 要

    本设计介绍了Verilog-HDL语言在可逆计数器的具体应用,给出了仿真波形并下载到FPGA开发板上实际验证。说明了实现电子电路的自动化设计(EDA)过程和EDA技术在现代数字系统中的重要地位及作用.

    关键词:Verilog-HDL EDA FPGA开发板 仿真

    Abstract

    This design describes the Verilog-HDL language in reversible counter the specific application, the simulation waveforms downloaded to the FPGA development board and the actual verification. Illustrates the realization of electronic circuit design automation (EDA) process and EDA technology in the modern digital systems in an important position and role.

    Keywords: State Machine Verilog-HDL EDA FPGA development board Simulation

    目录

    TOC \o "1-3" \h \u 摘 要 I

    Abstract I

    第1章 绪论 2

    1.1 概述 2

    1.1.1 EDA技术的优势 2

    1.1.2 EDA的发展趋势 2

    1.2 硬件描述语言 3

    1.2.1 VHDL 语言 3

    1.2.2 Verilog HDL 语言 3

    1.2.3 Verilog HDL 与 VHDL 的比较 4

    1.2.4 VHDL 和 Quartus II 在设计数字电路中的应用 4

    1.3 FPGA介绍 4

    第2章 可逆计数器设计的基本理论 6

    2.1 设计原理 6

    2.2 电路设计系统仿真 6

    2.2.1 编辑文件 6

    2.3.2 创建工程 6

    2.3.2 仿真 7

    第3章 系统的仿真结果 9

    3.1 编译成功 9

    3.2 波形图 10

    3.3 原理图 11

    第4章 心得体会 12

    结论 13

    参考文献 14

    附录1 15

    致谢 17

    第1章 绪论

    1.1 概述

    EDA是电子设计自动化(Electronic Design Automation)的缩写,在20世纪90年代初从计算机辅助设计(CAD)、计算机辅助制造(CAM)、计算机辅助测试(CAT)和计算机辅助工程(CAE)的概念发展而来的。EDA技术就是以计算机为工具,设计者在EDA软件平台上,用硬件描述语言VHDL完成设计文件,然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真,直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。

    1.1.1 EDA技术的优势

    1.用HDL对数字系统进行抽象的行为与功能描述到具体的内部线路结构,从而可以在电子设计的各个阶段、各个层次进行计算机模拟验证,保证设计过程的正确性,可以大大降低设计成本,缩短设计周期。

    2.EDA工具之所以能够完成各种自动设计过程,关键是有种类库的支持,如逻辑仿真时的模拟库、逻辑综合时的综合库、版图综合时的版图库、测试综合时的测试库等。

    3.某些HDL本身也是文档型的语言(如VHDL),极大地简化了设计文档的管理。

    4.EDA中最为瞩目的功能,最具现代化电子设计技术特征的功能,是日益强大的逻辑设计仿真测试技术。极大地提高了大规模系统电子设计的自动化程度。

    1.1.2 EDA的发展趋势

    1.超大规模集成电路的集成度和工艺水平不断提高,深亚微米(Deep-Submicron)工艺,如0.13um、90nm已经走向成熟,在一个芯片上完成的系统级的集成已经成为可能。

    2.由于工艺不断减小,在半导体材料上的许

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