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  • 全加器和半加器设计
    2021-07-01 09:54:51

    全加器

    AinBinCinSumCout
    00000
    00110
    01010
    01101
    10010
    10101
    11001
    11111

    和等于异或
    进位等于AB+AC+BC

    在这里插入图片描述
    半加器

    AinBinSum
    000
    011
    101
    110

    和等于异或

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  • 半加器设计

    千次阅读 2020-12-08 00:14:27
    利用在Logisim中的“组合逻辑分析”工具自动生成半加器电路。

    利用在Logisim中的“组合逻辑分析”工具自动生成半加器电路。
    在这里插入图片描述
    在这里插入图片描述

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  • 加法器是构成算术运算器的基本单元,有来自低位的进位将两个1位二进制数相加,称为半加。实现半加运算的电路叫做半加器
  • 模拟测试文件没有上传,可以自己设计,当然这么简单又粗糙的东西不会有人要啦,但是划个水还是没啥问题的
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    接下来讲一下Quartus2入门以及设计一个半加器。这里软件的安装参考我的上一篇文章。
    https://blog.csdn.net/weixin_42366027/article/details/104675957
    在这里插入图片描述
    先打开quartus2
    在这里插入图片描述
    这里用的是13.0.osp版本。点击红框部分的create a New Project。如果没有这个对话框,选择工具栏中的file->New Project Wizard新建工程。
    这个界面不用管,直接Next
    在这里插入图片描述
    新建一个工程文件夹harf_add,工程名字是harf_add
    注:工程名字和等下创建的模块名字不同会报错!!!
    在这里插入图片描述
    创建完Next
    在这里插入图片描述
    笔者学校的实验箱是采用cyclone2,672个引脚(从实验手册上得来的)
    先选择Family,再选择右边的Pin count,即可找到对应的型号,选择完后Next。
    在这里插入图片描述
    这里我们采用的是仿真,所以再Simulation中选择Modelsim,语言是verilog HDL。

    在这里插入图片描述
    Next后会生成预览在这里插入图片描述
    结束后生成工程
    在这里插入图片描述
    接下来添加新的verilog HDL文件
    选择工具栏File->new,选择Verilog HDL
    在这里插入图片描述

    接下来就可以写代码了!
    我们所做的半加器,百度一下真值表和逻辑表达式:
    在这里插入图片描述
    代码如下:
    在这里插入图片描述
    注:保证你的module后面的名字和工程名字相同,不然会报错!!!

    写完代码之后,选择工具栏Processing->start complication。
    运行成功后:
    在这里插入图片描述
    接下来写仿真文件的代码:
    新建一个.v文件,名字保存为harf_add_tb

    在这里插入图片描述

    接下来把仿真文件添加到仿真里面去:
    选择Assignments->Settings
    选择simulation 红色框中的Test Benches
    在这里插入图片描述
    选择New
    在这里插入图片描述
    在这里插入图片描述
    把刚刚新建的harf_add_tb.v添加进去
    在这里插入图片描述
    添加名字harf_add_tb,点击add添加文件,设置完成之后点击ok。
    在这里插入图片描述
    在这里插入图片描述

    接下来就可以进行仿真,选择Tools->Run simulation Tool->RTL simulation(功能仿真)
    quartus会启动modelsim
    注:如果没有显示全部波形,可以右键,zoom full,即可显示全部波形
    在这里插入图片描述
    界面如图,通过波形来和真值表对比,验证是否正确。

    展开全文
  • 该16位的全加器采用结构化设计,由4个4位的全加器构成;4位全加器由4个1位的全加器构成;1位全加器由2个半加器和1个与门构成。 上述文件包含所有的源代码。 以上为个人所写,供大家学习参考使用。
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     要求用VHDL结构描述的方法设计一个半加器。   View Code 1 library ieee; --第一个低层设计实体 xor_gate 2 use ieee.std_logic_1164.all; 3 entity xor_gate is 4 port(op1 , op2 :

    实验内容:

               要求用VHDL结构描述的方法设计一个半加器。

     

    View Code
     1 library ieee;                        --第一个低层设计实体 xor_gate
     2 use ieee.std_logic_1164.all;
     3 entity xor_gate is
     4     port(op1 , op2 : in std_logic;
     5         xor_result: out std_logic);
     6 end xor_gate;
     7 architecture behave of xor_gate is
     8 begin
     9     xor_result <= op1 xor op2;
    10 end behave;
    11 
    12 
    13 library ieee;                        --第二个低层设计实体 and_gate
    14 use ieee.std_logic_1164.all;
    15 entity and_gate is
    16     port(op1 , op2 : in std_logic;
    17         and_result : out std_logic);
    18 end and_gate;
    19 architecture behave of and_gate is
    20 begin
    21     and_result <= op1 and op2;
    22 end behave;
    23 
    24 
    25 library ieee;                        --顶层设计实体 half_adder
    26 use ieee.std_logic_1164.all;
    27 entity half_adder is
    28     port(a , b       : in std_logic;
    29          sum , carry : out std_logic);
    30 end half_adder;
    31 architecture struct of half_adder is
    32 component xor_gate                    --说明元件 “异或门” xor_gate
    33     port(op1 , op2  : in std_logic;
    34         xor_result : out std_logic);
    35 end component;
    36 component and_gate                    --说明元件“与门” and_gate
    37     port(op1 , op2  : in std_logic;
    38          and_result : out std_logic);
    39 end component;
    40 begin
    41     G1 : xor_gate port map                --对“异或门”xor_gate的一次例化
    42             (op1 => a , op2 => b , xor_result => sum);
    43     G2 : and_gate port map                --对“与门”and_gate的一次例化
    44             (op1 => a , op2 => b , and_result => carry);
    45 end struct;

     

    展开全文
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