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  • Verilog同步复位和异步复位
    2022-04-26 16:20:10

    同步和异步是针对时钟信号而言的。以时钟上升沿触发的同步复位和异步复位为例。

    同步复位需要一个reset的输入,可以规定在reset为1时复位。但在同步复位的条件下,并不是reset变成1之后马上就能复位,而是要等到下一个时钟上升沿,此时才能复位。

    异步复位也需要一个reset的输入,我们也规定在reset为1时复位。在异步复位的条件下,reset变成1之后(即reset的上升沿)立刻就能复位,并不需要等到下一个时钟上升沿。

    module top_module (
        input clk,
        input areset,   // active high asynchronous reset
        input [7:0] d,
        output [7:0] q
    );
        always@(posedge clk or posedge areset)begin
            if(areset)
                q = 8'b00000000;
            else
                q = d;
        end
    endmodule
    
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    同步复位

    同步复位:是指当复位信号发生变化时,并不立即生效,只有当有效时钟沿采样到已变化的复位信号后,才对所有寄存器复位。

    同步复位电路如下图所示:

     

    always @(posedge clk) begin
        if(!rst_n) 
            dout <= 0;
        else 
            dout <= din;
    end

     

    异步复位

    异步复位: 无论时钟沿是否到来,只要复位信号有效,就对系统进行复位

     

    always @(posedge clk or negedge rst_n) begin
        if(!rst_n) 
        dout <= 0;
        else 
            dout <= din;
    end

    优缺点比较

    异步复位,同步释放

    什么情况下要用异步复位,同步释放

    为了防止复位信号在撤除时产生亚稳态事件

    1)电路目的:防止复位信号撤除时产生亚稳态事件。

    2)什么是异步复位和同步释放:是指复位信号是异步有效的,即复位的发生与clk无关。后半句“同步释放”是指复位信号的撤除也与clk无关,但是复位信号是在下一个clk来到后起的作用(释放)。

    下面说明一下如何实现异步复位和同步释放的。

    异步复位:显而易见,rst_async_n异步复位后,rst_sync_n将拉低,即实现异步复位。

    同步释放:这个是关键,看如何实现同步释放,即当复位信号rst_async_n撤除时,由于双缓冲电路(双寄存器)的作用,rst_sync_n复位信号不会随着rst_async_n的撤除而撤除。

    假设rst_async_n撤除时发生在clk上升沿,如果不加此电路则可能发生亚稳态事件,但是加上此电路以后,假设第一级D触发器clk上升沿时rst_async_n正好撤除,则D触发器输出高电平“1”,此时第二级触发器也会更新输出,但是输出值为前一级触发器clk来之前时的Q1输出状态。显然Q1之前为低电平,顾第二级触发器输出保持复位低电平,直到下一个clk来之后,才随着变为高电平。即同步释放。

    module reset_gen ( output rst_sync_n, input clk, rst_async_n);
     reg rst_s1, rst_s2;
     wire rst_sync_n ;
    
     always @ (posedge clk, posedge rst_async_n)
        if (rst_async_n)
             begin 
                rst_s1 <= 1'b0;
                rst_s2 <= 1'b0;
             end
         else 
             begin
                 rst_s1 <= 1'b1;
                 rst_s2 <= rst_s1;
             end
     assign rst_sync_n = rst_s2; //注意这里的rst_sync_n才是我们真正对系统输出的复位信号
     
     endmodule
    
    

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  • 1、同步复位 同步复位,即如果复位信号有效,则只能在时钟上升沿让电路复位。 always @ (posedge clk) begin if (!rst_n) xxxx; end 注意:在此always块中,敏感量只有一个,即clk的上升沿,此含义是,只有...

    目录

    1、同步复位

    同步复位的优缺点:

    2、异步复位

    异步复位的优缺点:

    3、异步复位同步释放


    1、同步复位

    同步复位,即如果复位信号有效,则只能在时钟上升沿让电路复位。

        always @ (posedge clk) begin
            if (!rst_n)
                xxxx;
        end
    

    注意:在此always块中,敏感量只有一个,即clk的上升沿,此含义是,只有在clk的上升沿才能执行always块,否则不执行。于是如果复位信号有效,也只能等到clk上升沿才能执行always块,才能使电路复位!

    同步复位的优缺点:

    2、异步复位

    复位信号不受时钟的控制,无论时钟沿是否到来,只要复位信号有效,就会对系统进行复位。

    一般让复位信号低电平有效。

    always @ (posedge clk or negedge rst_n) 
        begin
            if (!rst_n)
                xxxx;
            else if (xx) 
                begin
                    xxxx;
                end
        end
    

    注意:在此always块中,敏感量为两个,一个是clk的上升沿(posedge clk),一个是复位信号rst_n的下降沿(negedge rst_n),当复位信号下降沿出现时,不论clk在什么状态,都执行always块,即复位!

    异步复位的优缺点:

    3、异步复位同步释放

    假设复位信号低电平有效rst_n,当复位信号无效时,也就是复位信号拉高时,即为复位信号的释放。

    由于异步复位信号与时钟无必然联系,两者都是独立的,所以复位信号的释放将有一定的概率导致电路出现亚稳态。

    所谓异步复位同步释放,就是在rst_n信号为低时,立刻进行复位,而rst_n信号由低到高释放时,为了防止亚稳态的出现,将rst_n信号用DFF向后延一周期,达到与时钟clk边沿同步的目的。

    经典的异步复位同步释放代码如下:

    module asyn_reset(
    	clk	    ,
    	rst_n	,
    	
    	rst_s2
    );
    
    input clk	;
    input rst_n	;
    
    output reg rst_s2;
    
    reg rst_s1;
    
    always @ (posedge clk or negedge rst_n) begin
    	if (!rst_n) begin
    		rst_s1 <= 1'b0;
    		rst_s2 <= 1'b0;
    	end
    	else begin
    	   rst_s1 <= 1'b1	;
    	   rst_s2 <= rst_s1	;
    	end
    end
    
    endmodule
    

    综合出的电路如下:

     

    复位信号拉高,相当于rst_n对高电平进行采样;

    由于异步复位需要在时钟上升沿进行释放,故在rst_n=1后,让信号rst_s1对电平1进行采样,之后再打一拍到寄存器rst_s2。相当于高电平被打了两拍才输出到rst_s2,达到了复位信号的释放与时钟clk同步的目的。

    参考文献:

    https://blog.csdn.net/qq_15062763/article/details/90904439

    https://wenku.baidu.com/view/c37de13833687e21af45a9b4.html?fixfr=jKwnv4c1UWtlWAAJ3HoeFA%253D%253D&fr=income3-wk_app_search_ctr-search

    https://wenku.baidu.com/view/2e6e9cfa941ea76e58fa049c.html?fixfr=QTAlS%252BuwrTmm0T%252BOwLb2pw%253D%253D&fr=income1-wk_app_search_ctr-search

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  • 同步复位与异步复位-异步复位和同步复位区别-异步复位同步释放.doc
  • 如何区分同步复位和异步复位? 如何区分同步复位和异步复位?可以理解为同步复位是作用于状态,然后通过状态来驱动电路复位的吗(这样理解的话,复位键作为激励拉高到响应拉高,是不是最少要2拍啊)? 以上问题...

    如何区分同步复位和异步复位?

    如何区分同步复位和异步复位?可以理解为同步复位是作用于状态,然后通过状态来驱动电路复位的吗(这样理解的话,复位键作为激励拉高到响应拉高,是不是最少要2拍啊)?

    以上问题可以理解为:

    1、何时采用同步复位,何时采用异步复位;

    2、复位电路是用来干嘛的;

    3、激励和响应的分析(单拍潜伏期)是否适用于复位逻辑。

    详细解释:

    1、电路中,何时采用同步或异步,取决于设计者,取决于当前设计电路的需要。一般而言:高速逻辑应该采用同步复位,低速逻辑可以采用异步复位;涉及人机交互的复位,适合异步复位;涉及机器之间的握手交互,应该采用同步;涉及到全局作用域的复位信号,作用于高速逻辑时,应该采用同步复位,作用于低速逻辑时,应该采用异步复位。

    2、复位电路是对特定输出信号的初始化,即上电之后,实际电路未工作之前,你希望电路从什么样的原始状态(指所有需要管理的内部信号和外部信号)开始工作,而对这些原始状态的初始化,则是复位电路的职能。

    3、激励和响应,应用于同步电路中,相同时钟域的潜伏期分析,根据单拍潜伏期规律(或定律),适合所有信号。但你的问题应该明确:激励是输入,响应是输出。复位信号是输入,是激励,不是响应。

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