1、复位的重要性

数字电路中寄存器和 RAM 在上电之后默认的状态和数据是不确定的，如果有复位，我们可以把寄存器 复位到初始状态 0，RAM 的数据可以通过复位来触发 RAM 初始化到全 0。那可能很多人会问为什么是全 0呢？其实一般逻辑起始都是从 0 开始变化的，这个是根据设计的需要设定的一个值，如果设计需要寄存器 上电复位为 1，也是可以的。还有一种情况是逻辑进入了错误的状态，通过复位可以把所有的逻辑状态恢复 到初始值，如果没有复位，那么逻辑可能永远运行在错误的状态。

因此复位功能是很重要的一个功能。数字电路的复位通常可分为：同步复位与异步复位。

2、同步复位

同步复位：同步复位指的是当时钟上升沿检测（有效沿）到复位信号，执行复位操作，有效的时钟沿是前提。

Verilog代码：

//*******************同步复位模块**************************

//-----------端口定义-------------------------------
module	rst_test(
	input		clk		,	//工作时钟
	input		rst_n	,	//复位，低电平有效
	input		in		,	//输入信号
	output	reg	out			//输出信号
);
//-----------输出模块-------------------------------
always@(posedge clk )begin
	if(!rst_n)
		out <= 1'b0;		//复位将输出置零
	else
		out <= in;			//其他时候将输入赋值给输出
end	
	
endmodule

使用Quartus II综合出的RTL如下：

可以看到，生成的触发器并没有复位置位端，而是生成了一个选择器，同步复位信号rst_n用作了选择器的使能，从而实现复位清零的作用。

用如下Testbench进行仿真（复位时间不足一个时钟周期、复位时间超过一个时钟周期、一个高频复位毛刺）：

//------------------------------------------------
//--同步复位仿真
//------------------------------------------------
`timescale 1ns/1ns	//时间单位/精度

//------------<模块及端口声明>----------------------------------------
module tb_rst_test();

reg 	clk		;
reg 	rst_n	;
reg		in		;

wire	out		;

//------------<例化被测试模块>----------------------------------------
rst_test	rst_test_inst(
	.clk	(clk)	,
	.rst_n	(rst_n)	,
	.in		(in)	,
	
	.out    (out)
);

//------------<设置初始测试条件>----------------------------------------
initial begin
	clk = 1'b0;					
	rst_n <= 1'b0;
	in <= 1'b1;
	#5							
	rst_n <= 1'b1;
	#6							
	rst_n <= 1'b0;	
	#18							
	rst_n <= 1'b1;
	#39							
	rst_n <= 1'b0;
	#21							
	rst_n <= 1'b1;
	#25							
	rst_n <= 1'b0;
	#3							
	rst_n <= 1'b1;	

end
//------------<设置时钟>----------------------------------------------
always #10 clk = ~clk;		//系统时钟周期20ns

endmodule

仿真结果如下：

 从仿真结果可以看到：

• 第1个复位时间不足一个时钟周期，导致复位不成功 
• 第2个复位时间超过一个时钟周期，复位成功
• 最后一个复位信号上的高频毛刺信号没有对系统造成误复位
• 输出信号在第一个时钟上升沿到来之前是未知状态 

同步复位电路的优点：

• 有利于仿真器的仿真
• 基本上没有亚稳态问题
• 可以使所设计的系统成为 100%的同步时序电路，有利于时序分析
• 由于只在时钟有效电平到来时才有效，所以可以滤除高于时钟频率的复位毛刺

同步复位电路的缺点：

• 复位信号的有效时长必须大于时钟周期，才能真正被系统识别并完成复位任务。同时还要考虑延时因素
• 大多数的FPGA的DFF都只有异步复位端口，采用同步复位的话，综合器就会在寄存器的数据输入端口插入组合逻辑，这样会耗费逻辑资源

3、异步复位

异步复位：异步复位指的是无论时钟沿是否到来，只要复位信号有效，就对系统进行复位。当时钟上升沿检测到复位信号，执行复位操作。

Verilog代码：

//*******************同步复位模块**************************

//-----------端口定义-------------------------------
module	rst_test(
	input		clk		,	//工作时钟
	input		rst_n	,	//复位，低电平有效
	input		in		,	//输入信号
	output	reg	out			//输出信号
);
//-----------输出模块-------------------------------
always@(posedge clk or negedge rst_n)begin
	if(!rst_n)
		out <= 1'b0;		//复位将输出置零
	else
		out <= in;			//其他时候将输入赋值给输出
end	
	
endmodule

使用Quartus II综合出的RTL如下：

 可以看到，异步复位信号rst_n直接接入了触发器的异步复位端，从而实现复位清零的作用。

依然使用之前用的Testbench进行仿真，结果如下：

从仿真结果可以看到：

• 只要复位信号被置为低电平，就执行复位操作，与时钟无关
• 高频毛刺信号会对系统造成误复位
• 在不考虑亚稳态的前提下，复位时间没有要求 

       a、在复位信号释放(release)的时候容易出现问题。具体就是说：倘若复位释放时恰恰在时钟有效沿附近，就很容易使寄存器输出出现亚稳态，从而导致亚稳态。
       b、复位信号容易受到毛刺的影响

异步复位电路的优点：

• 大多数目标器件库的dff都有异步复位端口，因此采用异步复位可以节省资源
• 设计相对简单，异步复位信号识别方便，而且可以很方便的使用FPGA的全局复位端口GSR

异步复位电路的缺点：

• 复位信号容易受到毛刺的影响
• 因为是异步逻辑，无法避免地存在亚稳态问题（FPGA基础知识之11----“打拍（寄存）”和“亚稳态” 到底是什么？）

        关于异步复位还需要考虑：

        恢复时间（Recovery Time）是指异步控制信号（如寄存器的异步清除和置位控制信号）在“下个时钟沿”来临之前变无效的最小时间长度。这个时间的意义是，如果保证不了这个最小恢复时间，也就是说这个异步控制信号的解除与“下个时钟沿”离得太近（但在这个时钟沿之前），没有给寄存器留有足够时间来恢复至正常状态，那么就不能保证“下个时钟沿”能正常作用，也就是说这个“时钟沿”可能会失效。

        去除时间（Removal）是指异步控制信号（如寄存器的异步清除和置位控制信号）在“有效时钟沿”之后变无效的最小时间长度。这个时间的意义是，如果保证不了这个去除时间，也就是说这个异步控制信号的解除与“有效时钟沿”离得太近（但在这个时钟沿之后），那么就不能保证有效地屏蔽这个“时钟沿”，也就是说这个“时钟沿”可能会起作用。

        换句话来说，如果你想让某个时钟沿起作用，那么你就应该在“恢复时间”之前是异步控制信号变无效，如果你想让某个时钟沿不起作用，那么你就应该在“去除时间”过后使控制信号变无效。如果你的控制信号在这两种情况之间，那么就没法确定时钟沿是否起作用或不起作用了，也就是说可能会造成寄存器处于不确定的状态。而这些情况是应该避免的。所以恢复时间和去除时间是应该遵守的。

4、异步复位、同步释放

        结合两种复位的优点，可以使用异步复位、同步释放设计，Verilog代码如下：

//*******************同步复位模块**************************

//-----------端口定义-------------------------------
module	rst_test(
	input		clk		,		//工作时钟
	input		rst_n	,		//复位，低电平有效
	input		in		,		//输入信号
	output	reg	out				//输出信号
);
//-----------reg定义-------------------------------
reg arst_n_r;
reg arst_n;
//-----------复位信号同步模块-------------------------------
always@(posedge clk or negedge rst_n)begin
	if(!rst_n)begin
		arst_n_r <= 1'b0	;	//复位将输出置零
		arst_n <= 1'b0		;	//复位将输出置零	
	end
	else begin
		arst_n_r <= 1'b1	;	//跟接rst_n是一样的，都是逻辑1
		arst_n <= arst_n_r	;		
	end
end
//-----------输出模块-------------------------------
always@(posedge clk or negedge arst_n)begin
	if(!arst_n)
		out <= 1'b0;		    //复位将输出置零
	else
		out <= in;			    //其他时候将输入赋值给输出
end	
	
endmodule

综合出来的RTL视图：

 实际的电路图如下：

复位信号 rst_sync_n 由高拉低时实现 y 寄存器的异步复位。同步释放，这个是关键，即当复位信号 rst_async_n 撤除时（由低拉高），由于双缓冲电路（双触发器）的作用，rst_sync_n 不会随着rst_async_n 的 撤除而撤除。假设 rst_async_n 撤除时发生在 clk 上升沿，如果不加此电路则可能发生亚稳态事件，但是加上此电路以后，假设第一级 D 触发器 clk 上升沿时 rst_async_n 正好撤除，（第一个 DFF 此时是处于亚稳态 的；假设此时识别到高电平；若是识别到低电平，则增加一个 Delay）则 DFF1 输出高电平，此时第二级触发器也会更新输出，但是输出值为前一级触发器 clk 来之前时的 Q1 输出状态，显然 Q1 之前为低电平，所以第二级触发器输出保持复位低电平，直到下一个 clk 来之后，才随着变为高电平，即同步释放。 

 使用如下Testbench进行仿真：

//------------------------------------------------
//--同步复位仿真
//------------------------------------------------
`timescale 1ns/1ns	//时间单位/精度

//------------<模块及端口声明>----------------------------------------
module tb_rst_test();

reg 	clk		;
reg 	rst_n	;
reg		in		;

wire	out		;

//------------<例化被测试模块>----------------------------------------
rst_test	rst_test_inst(
	.clk	(clk)	,
	.rst_n	(rst_n)	,
	.in		(in)	,
	
	.out    (out)
);

//------------<设置初始测试条件>----------------------------------------
initial begin
	clk = 1'b0;					
	rst_n <= 1'b0;
	in <= 1'b1;
	#25							
	rst_n <= 1'b1;
	#6							
	rst_n <= 1'b1;	
	#18							
	rst_n <= 1'b1;
	#39							
	rst_n <= 1'b0;
	#21							
	rst_n <= 1'b1;	
end
//------------<设置时钟>----------------------------------------------
always #10 clk = ~clk;		//系统时钟周期20ns

endmodule

仿真结果如下：

可以看到：复位是异步进行的，一旦复位信号为低电平，则输出复位，而复位的撤除则被同步到了时钟域下。如此一来，既解决了同步复位的资源消耗问题，也解决了异步复位的亚稳态问题。其根本思想，也是将异步信号同步化。

5、参考

正点原子逻辑设计指南--正点原子

【 FPGA 】稳态与亚稳态小结

异步复位，同步释放的理解

同步、异步复位、异步复位同步释放

1、同步复位

  同步复位，顾名思义是复位信号和时钟同步，当时钟上升沿检测到复位信号，执行复位操作。同步复位没有用到寄存器的异步复位CLR端口，综合出来的实际电路只是把复位信号rst_n作为逻辑输入的使能信号。

同步复位代码：

//同步复位
module top
(
	input	clk,
	input	rst_n,
	input	a,
	
	output	reg	b
	
);


always@(posedge	clk)
begin
	if(!rst_n)
		b <= 1'b0;
	else
		b <= a;
end

endmodule

同步复位RTL视图：

  同步复位增加了FPGA内部的资源消耗，同步复位在时钟信号clk的上升沿触发时进行系统是否复位判断，这降低了亚稳态出现概率（只是降低，不可能完全避免），它的缺点在于需要消耗更多的器件资源，无法充分利用专用的复位端口CLR。

2、异步复位

  异步复位，无论时钟沿是否到来，只要复位信号有效，就对系统进行复位。
异步复位代码：

//异步复位
module top
(
	input	clk,
	input	rst_n,
	input	a,
	
	output	reg	b
	
);


always@(posedge	clk or negedge rst_n)
begin
	if(!rst_n)
		b <= 1'b0;
	else
		b <= a;
end

endmodule

异步复位RTL视图：

  FPGA的寄存器都有一个异步清零端（CLR），在这个端口一般接低电平有效的复位信号rst_n，即使设计中是高电平复位，实际综合后也会把异步复位信号反向后接到CLR端。
异步复位无需增加器件的额外资源，但是存在隐患，异步时钟域的亚稳态问题同样存在于异步复位信号和系统时钟 信号之间。

2.1、异步复位的隐患

通过一下实例分析异步复位存在的隐患：

//异步复位存在的隐患实例
module top
(
	input	clk,
	input	rst_n,
	input	a,
	
	output	reg	b,
	output	reg	c
	
);


always@(posedge	clk or negedge rst_n)
begin
	if(!rst_n)
		b <= 1'b0;
	else
		b <= a;
end
always@(posedge	clk or negedge rst_n)
begin
	if(!rst_n)
		c <= 1'b0;
	else
		c <= b;
end

endmodule

  正常情况下，在clk 的上升沿将c的值更新为b，b的值更新为a。一但进入复位，b，c都清零，但是并不能确定复位信号rst_n会在什么时候结束。
涉及到 建立时间和保持时间 参考博客：建立时间和保持时间

  如果结束于b_reg和c_reg的{latch edge-setup，latch edge+hold time}时间之外，那么一切都会正常。如果出现在之内，复位信号的撤销（由低变高）出现在clk锁存数据的建立时间或者保持时间之内，此时clk检测到rst_n的状态就会是一个亚稳态（不确定是0还是1），就会导致输出数据的错误。
  也有可能一个reg处于复位，另一个reg跳出了复位，均会影响系统的正常工作，如果更大的项目隐患就更大了。

3、异步复位、同步释放

  为了消除亚稳态的产生，利用两个同一时钟沿触发的层叠寄存器，将异步信号同步化：

//异步复位、同步释放
module top
(
	input	clk,
	input	rst_n,
	input	a,
	
	output	reg	b
	
);
reg	rst_n_r;
reg	rst_n_rr;

always@(posedge	clk)
begin
	{rst_n_rr,rst_n_r} <= {rst_n_r,rst_n};
end

always@(posedge	clk or negedge rst_n_rr)
begin
	if(!rst_n_rr)
		b <= 1'b0;
	else
		b <= a;
end

endmodule

★★★如有错误，欢迎指导！！！

前言

电路的任何一个寄存器、存储器结构和其他时序单元都必须附加复位逻辑电路，以保证电路能够从错误状态中恢复、可靠地工作。对于综合实现的真实电路，通过复位使电路进入初始状态或者其他预知状态。复位在数字IC设计中是不可缺少的一部分，故一定要清楚掌握深入理解复位的作用。

同步复位

先看一个简单的同步复位的D触发器，Verilog代码如下：

module Sync_rst (
    input              clk,
    input              rst,        // Synchronous reset
    input      [7:0]   d,
    output reg [7:0]   q
);

always@(posedge clk) begin
   if (!rst) q <= 8'b0;
   else      q <= d;
end

endmodule

得到的电路图如下：

同步复位的优点：

1. 抗干扰性高，可以剔除复位信号中周期短于时钟周期的毛刺；

2. 电路稳定性强。

同步复位缺点：

1. 大多数逻辑器件的目标库内的DFF都只有异步复位端口，适用同步复位时，综合器就会在寄存器的数据输入端插入组合逻辑，占用更多的逻辑资源；

2. 同步复位依赖于时钟，如果电路中的时钟信号出现问题，无法完成复位。

3. 对复位信号的脉冲宽度有要求，必须大于指定的时钟周期，由于线路上的延迟，可能需要多个时钟周期的复位脉冲宽度，且很难保证复位信号到达各个寄存器的时序。

异步复位

先看一个简单的异步复位的D触发器，Verilog代码如下：

module Async_rst (
    input              clk,
    input              rst_n,        // asynchronous reset
    input      [7:0]   d,
    output reg [7:0]   q
);

always@(posedge clk or negedge rst_n) begin
   if (!rst_n) q <= 8'b0;
   else        q <= d;
end

endmodule

异步复位的优点：

1. 无需额外的逻辑资源，实现简单；

2. 复位信号不依赖于时钟。

异步复位缺点：

1. 复位信号容易受到外界的干扰，如毛刺等影响；

2. 复位信号释放的随机性，可能导致时序违规，倘若复位释放时恰恰在时钟有效沿附近，就很容易使电路处于亚稳态，如下图所示：
   

异步复位同步释放

先看一个异步复位同步释放的Verilog代码：

module Rst_gen (
    input      clk,
    input      rst_async_n,
    output reg rst_sync_n
);

reg rst_s1;

always @(posedge clk or negedge rst_async_n) begin
   if(!rst_async_n) begin
       rst_s1     <= 1'b0;
       rst_sync_n <= 1'b0;
   end
   else begin
       rst_s1     <= 1'b1;
       rst_sync_n <= rst_s1;
   end
end

endmodule

得到的电路图如下：

1、异步复位，同步释放的含义

异步复位：就是复位信号可以直接不受时钟信号影响，在任意时刻只要是低电平就能复位，即复位信号不需要和时钟同步。上图中，当rst_async_n有效时，第一个D触发器的输出是低电平，第二个D触发器的输出rst_sync_n也是低电平，第二个方框中的异步复位端口有效，输出被复位。

同步释放：让复位信号取消的时候，必须跟时钟信号同步，即刚好跟时钟同沿。上图中，假设rst_async_n撤除时发生在clk上升沿，如果不加此电路则可能发生亚稳态事件（有的时候会打三拍）。但是加上此电路以后，假设第一级D触发器clk上升沿时rst_async_n正好撤除，则D触发器1可能输出高电平“1”，也可能输出亚稳态，也可能输出低电平。但此时第二级触发器不会立刻更新输出，第二级触发器输出值为前一级触发器Q1的输出状态。显然Q1之前为低电平，故第二级触发器输出保持复位低电平。直到下一个时钟有效沿到来之后，才随着变为高电平。即实现同步释放。

2、异步复位，同步释放的优点

• 避免复位信号释放的时候造成亚稳态问题
• 只要复位信号一有效，电路就处于复位状态，与时钟沿无关
• 有效捕捉复位，即使是短脉冲复位也不会丢失
• 有明确的复位撤销行为，复位的撤离是同步信号，因此有良好的的撤离时序和足够的恢复时间
• 用两级触发器打两拍的方法解决亚稳态的问题

3、为何代码中第一级触发器的数据端口是1’b1，而不是rst_async_n？
如果是rst_async_n，则生成的电路如图如下：

如果是1’b1，则生成的电路图如下：

显然第二种方法更好，因为本身复位是高扇出信号，第二种方法可以减小复位信号的扇出数，1’b1意思是直接接电源，节省资源，这样可以使电路性能更好。

多时钟域下异步复位同步释放

因为异步复位，同步释放中复位释放需要与时钟同步，故不同的时钟域时，有两种办法解决这个问题：
1、非协调的复位撤销
使用每个时钟搭建自己的复位同步器即可，如下图所示：

Verilog代码如下：

module CLOCK_RESET(
       input rst_n,
     input aclk,
     input bclk,
     input cclk,
     output reg  arst_n,
     output reg  brst_n,
     output reg  crst_n
       );


reg arst_n0,arst_n1;
reg brst_n0,brst_n1;
reg crst_n0,crst_n1;


always @(posedge aclk or negedge rst_n) 
  if(rst_n==0) begin
    arst_n0<=1'b1;
   arst_n1<=1'b0;
   arst_n<=1'b0;
  end
  else begin
    arst_n<=arst_n1;
    arst_n1<=arst_n0;
  end  
  
always @(posedge bclk or negedge rst_n) 
  if(rst_n==0) begin
    brst_n0<=1'b1;
   brst_n1<=1'b0;
   brst_n<=1'b0;
  end
  else begin
    brst_n<=brst_n1;
    brst_n1<=brst_n0;
  end  
     
    
always @(posedge cclk or negedge rst_n) 
  if(rst_n==0) begin
    crst_n0<=1'b1;
   crst_n1<=1'b0;
   crst_n<=1'b0;
  end
  else begin
    crst_n<=crst_n1;
    crst_n1<=crst_n0;
  end  
   
endmodule

2、 顺序协调的复位撤销
当多个时钟域之间对复位释放的时间有顺序要求时，将复位同步器级联起来就可以构成多个时钟域按顺序的复位释放，如下图所示：

Verilog代码如下：

module CLOCK_RESET(
       input rst_n,
     input aclk,
     input bclk,
     input cclk,
     output reg  arst_n,
     output reg  brst_n,
     output reg  crst_n
       );


reg arst_n0,arst_n1;
reg brst_n0,brst_n1;
reg crst_n0,crst_n1;


always @(posedge aclk or negedge rst_n) 
  if(rst_n==0) begin
    arst_n0<=1'b1;
   arst_n1<=1'b0;
   arst_n<=1'b0;
  end
  else begin
    arst_n<=arst_n1;
    arst_n1<=arst_n0;
  end  
  
always @(posedge bclk or negedge rst_n) 
  if(rst_n==0) begin
   brst_n1<=1'b0;
   brst_n<=1'b0;
  end
  else begin
    brst_n<=brst_n1;
    brst_n1<=arst_n;
  end  
     
    
always @(posedge cclk or negedge rst_n) 
  if(rst_n==0) begin
   crst_n1<=1'b0;
   crst_n<=1'b0;
  end
  else begin
    crst_n<=crst_n1;
    crst_n1<=brst_n;
  end  
     
     
endmodule

总结

不同的复位方式有各自的优缺点，但是在工程中，一般都用异步复位的方法，最好是异步复位同步释放的方法。

Reference

https://blog.csdn.net/weixin_42300424/article/details/113411438.
https://cloud.tencent.com/developer/article/1830029.