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  • 多核处理器核间通信技术研究
  • DSP6678核间通信

    千次阅读 2019-10-09 11:09:36
    核间通信一般有3种方式:共享数据空间、硬件中断和任务中断。 共享数据空间: 是指两个核都可以访问相同的内存空间,根据其信息来交换数据和状态。该方式一般需要逐个核去查询,但采用查询方法一般很难适用于实时性...

    核间通信一般有3种方式:共享数据空间、硬件中断和任务中断。
    共享数据空间:
    是指两个核都可以访问相同的内存空间,根据其信息来交换数据和状态。该方式一般需要逐个核去查询,但采用查询方法一般很难适用于实时性要求较高的场合。
    硬件中断方式:
    是核之间通过硬件中断方式来通知状态,这种方式实时性最高,可以实时响应中断。但引起的问题是:如果存在多个任务,核间中断会打断正在运行的较高优先级的事件;如果在高级事件中屏蔽中断,在多次中断中只会响应最后一次中断,导致前面的中断丢失。为了解决这两个问题,多核处理器一般采用任务中断方式来实现核间信息交互。
    任务中断方式:
    在单核的软件中,任务是实时运行的进程,由信号量来触发。一个任务完成后退出,信号量会减1,直到该任务对应的信号量为0;触发一个任务,就会给该任务的信号量加1。在多核处理器中,将信号量做成硬件信号量(Hardware Semaphore)来实现核间通信,硬件信号量具有硬件中断的实时性,又具有任务的排队机制,可以较好地解决核间通信问题。
    本文以8核DSP芯片TMS320C6678为例介绍了硬件信号量的应用。文中详细介绍了硬件信号量模块的结构和寄存器组合,以及实现核间中断的原理,最后以实例介绍两个核之间利用硬件信号量交互信息的方法和流程。
    1 多核DSP及其结构
    TMS320C6678(C6678)是TI公司多核处理器中的一款8核浮点型DSP,最高工作频率达到1.25 GHz,单核可以提供40 GMAC定点计算或者20 GFLOPS浮点计算能力,单个芯片可以提供320 GMAC或者160 GFLOPS计算能力。C6678的片内结构如图1所示。
    在这里插入图片描述
    图1 TMS320C6678内部结构图

    C6678的每个核具有32 KB的程序、32 KB的数据以及512 KB的二级Cache存储空间,芯片片内具有一个4 MB的共享SRAM。C6678具有DDR3控制器接口,可以外接DDR3,直接寻址范围达到8 GB。C6678的片内设有RapidIO、PCIe、EMIF以及I2C/SPI等接口,这些接口通过片内的TeraNet总线和各个处理器交互数据。 从图1中可以看出,核访问共享RAM的速度最快,它们之间不通过TeraNet,而是有专用的数据总线,也不会和其他外设产生冲突,每个核访问共享RAM的速率大概在50 Gb/s。
    每个核访问DDR3的速度仅次于访问共享RAM,因为DDR3的数据需要通过共享RAM过渡,其访问速度读写有所差别,读速率可以到10 Gb/s,写速率可以到20 Gb/s。核访问其他片内和片外设备都要经过TeraNet,可能存在总线仲裁,但这些外设一般不会长时间占据TeraNet总线。各个核通过TeraNet访问硬件信号量,也可以通过TeraNet和HyperLink接口实现两个芯片之间的硬件信号量访问。

    2 硬件信号量模块
    硬件信号量模块的组成如图2所示,主要由信号量模块、寄存器组和中断模块3部分组成。
    在这里插入图片描述
    图2 硬件信号量模块
    硬件信号量模块由64个独立的信号量组成,这64个信号量和硬件资源以及核之间没有必然联系,由软件根据每个核处理任务的多少分配,任务多的核获得更多的信号量。对信号量的访问有3种方式:直接访问(图中的SEM_Dir)、间接访问(SEM_inDir)和查询方式(SEM_Query)。这3种方式软件上访问的方法都一样,就是对相应的寄存器进行读写操作,但不同访问方式的硬件响应机制不同。
    直接访问方式下,如果该信号量空闲,访问的核将马上捕获该信号量;如果该信号量被其他核占用,将返回,整个访问工作结束。
    间接访问方式和直接访问的唯一差别就是当该信号量被占用时,访问的事件被发布到队列中排队,一旦信号量被其他核释放,队列采用先进先出的方式给相应的核发出中断,相应的核占用该信号量。
    查询方式是利用寄存器查询信号量的状态。这3种访问方式的状态如表1所列。
    表1 三种硬件信号量访问的状态
    在这里插入图片描述

    硬件信号量有两个中断,其中一个为正常的捕获中断,该中断由读写寄存器启动,由信号量被释放触发,反映到EOI(End Of Interrupt)寄存器,该寄存器发送中断到相应的CPU,CPU根据中断标志寄存器中(高32个信号量反映到FLAGH_0,低32个信号量反映到FLAGL_0)的标志位识别是来自哪个信号量的中断。CPU完成中断服务程序,退出中断时要通过FLAG_C寄存器来清除标志位,为下一次中断作准备;CPU也可以通过FLAG_S寄存器人为设置一个中断标志,产生一个中断。
    硬件信号量的另外一个中断为错误中断,当出现错误访问时会产生该中断,中断响应及操作方法与捕获中断类似。产生错误的情况有:去释放某个空闲信号量;去释放其他核占用的信号量;捕获一个自身占用的信号量;多次去捕获一个被占用的信号量。
    3 软件设计
    硬件信号量的软件设计主要包括初始化、中断响应和中断服务程序。由于硬件信号量是用于核间通信,使得调试工作需要在多个核之间切换,查阅各自寄存器。
    因为是核间通信,采用单核常用的断点和单步这些调试方法将非常困难,需要软件设计者非常清晰地了解多个核的程序运行情况。
    下面是核0和核1之间通过硬件信号量10来实现通信的例子。软件流程如图3所示。
    在这里插入图片描述
    图3 软件流程
    首先各个核进行各自寄存器的初始化,主要包括硬件信号量寄存器和中断寄存器的初始化。需要注意的是,由于每个核都进行初始化,而且每个核都可以访问这些寄存器,所以不能出现配置的紊乱,也不能出现多个核同时对某个寄存器配置的情况,这样可能会写入错误数据(即使在写入同样数据情况下)。
    为了避免核1首先抢占信号量10,程序中核0先锁定核1,然后确保自己可以捕获到信号量10,捕获后释放核1,此时核1可以请求硬件信号量10。
    但此时,信号量10被核0占用,核1无法得到请求,核1的请求被放到请求队列中,核1的请求任务结束,可以进行其他任务。一旦核0释放了信号量10,核1会收到一个硬件中断,因为中断优先级高于任务,核1将响应该中断,进入中断服务程序,完成中断服务程序后会继续执行被打断的任务。
    硬件信号量的中断服务程序一般用于共享RAM的读写,因为共享RAM只有一组数据总线,无法实现多个核同时读写。如果多个核同时读写该空间,会出现等待现象,使得处理器的使用效率降低。
    如果时序处理不好,会出现总线互锁现象,使得程序无法进行。采用硬件信号量后,可以按照优先排队方法进行队列管理,而且由于一个核不可能多次申请一个硬件信号量,所以在软件上很容易管理。如果软件功能较多、设计复杂,可以通过增加硬件信号量来区分,最多可以增加64个硬件信号量,基本能够满足当前处理器的要求。
    结语
    硬件信号量是多核处理器中一种新模块,它将单核的信号量硬件化,实现快速实时的操作,并和硬件中断联系在一起,实现了多核之间的握手协议。硬件信号量具有相应的队列排队机制,既不会出现中断丢失问题,也不会出现多次访问问题。硬件信号量解决了常规硬件中断中多次中断不响应会丢失的问题,实现了软件和硬件的相结合,在多核软件编程中,是比较好的一种核间通信机制。

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  • 对KeyStone架构TMS320C6678处理器的多核间通信机制进行研究,利用处理器间中断和核间通信寄存器,设计并实现了多核之间的通信。从系统的角度出发,设计与仿真了两种多核通信拓扑结构,并分析对比了性能。对设计多核...
  • 众核处理器核间通信的研究.pdf
  • 达芬奇异构多核处理器核间通信技术研究.pdf
  • 电信设备-众核处理器及其核间通信的方法、主核和从核.zip
  • 电信设备-核间通信装置及方法.zip
  • DSP6678核间通信代码

    2015-06-04 14:47:53
    ccs5.1以上版本,用于多核dspc6678的核间通信仿真,基于中断方式的通信。
  • 针对多媒体应用的多核处理器核间通信优化.pdf
  • 电信设备-多核处理器的核间通信方法.zip
  • 电信设备-多核CPU及其核间通信方法.zip
  • 核间通信机制分析

    2018-11-20 09:31:00
    核间通信的主要目标是:充分利用硬件提供的机制,实现高效的CORE间通信;给需要CORE间通信的应用程序提供简洁高效的编程接口。 根据所使用的硬件特性,核间通信可能的实现机制有: 1) Mailbox中断; 2) 基于共享...

    核间通信的主要目标是:充分利用硬件提供的机制,实现高效的CORE间通信;给需要CORE间通信的应用程序提供简洁高效的编程接口。

    根据所使用的硬件特性,核间通信可能的实现机制有:

    1)        Mailbox中断;

    2)        基于共享内存的消息队列;

    3)        POW + Group;

    4)        FAU;支持原子的读,写,fetch and add操作。


     

    每个core有一个相应的32bit的mailbox寄存器,每一位可被单独地设置或清零。这对于core间的中断非常有用,任意core可直接通过其它core 的mailbox对其它core发出中断。当mailbox被置位时,相应core的中断寄存器也同时被置位,软件可实现其中断处理。

    Bootloader支持Octeon_phy_mem_named_block_alloc( ),分配以名字命名的物理内存空间,不管是Service Executive应用程序还是linux kernel都可以通过Octeon_phy_mem_named_block_find( )找到这部分内存,实现core之间的共享数据。

    Linux kernel也提供了共享内存的机制。主要有mmap(),系统V,Posix共享内存模型等。系统调用mmap()通过映射一个普通文件实现共享内存。普通文件被映射到进程地址空间后,进程可以向访问普通内存一样对文件进行访问。系统V共享内存指的是把所有共享数据放在共享内存区域(IPC shared memory region),任何想要访问该数据的进程都必须在本进程的地址空间新增一块内存区域,用来映射存放共享数据的物理内存页面。posix共享内存区首先指定一个名字参数调用shm_open,以创建一个新的共享内存区对象或打开一个以存在的共享内存区对象。然后调用mmap把这个共享内存区映射到调用进程的地址空间。传递给shm_open的名字参数随后由希望共享该内存区的任何其他进程使用。

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  • 核间通信原理

    千次阅读 2015-07-18 12:20:13
    但是目前在智能手机里面存在大量的核间通信现象,比如AP,BP设计,connectivity processor和media processor设计。所以核间通信是必不可少的一部分。 两种基本架构 直接通信方式:桥式 间接通
    基本摘录自这个pdf  
    

    http://www.ti.com/lit/an/spra818/spra818.pdf

    处理器其实不是为了互相通信设计的。但是目前在智能手机里面存在大量的核间通信现象,比如AP,BP设计,connectivity processor和media processor设计。所以核间通信是必不可少的一部分。

    两种基本架构

    直接通信方式:桥式


    间接通信方式:共享内存


    共享内存方式中,两核可以访问同一块内存,通过中断协调同步(这是两个CPU,所以只能采用中断来做同步了)。

    是不是很像进程间通信中的共享内存策略?都是共享内存+同步机制

    下面就是共享内存实现核间通信的方式




    举个例子,MCU和DSP使用中断去同步访问共享内存区域的数据。模型如下:MCU写32位整数到共享内存,并触发一个中断到DSP。然后DSP处理中断,它去计算这个值,并写回到共享内存。然后DSP触发MCU一个中断,MCU读取这个结果。注意,I2C,SPI,SDIO这些接口都是主从通信方式的。所以具体怎么配呢?这个还有待深入理解。





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  • 一种适应多核处理器核间通信机制的设计.pdf
  • 多核处理器结构与核间通信的CMC总线设计.pdf
  • 基于OMAP处理器的核间通信机制设计与实现.pdf
  • 硬件信号量在多核处理器核间通信中的应用.pdf
  • 基于共享存储器的密码多核处理器核间通信机制研究与设计.pdf
  • 网络游戏-一种双层片上网络装置及其核间通信自动调度方法.zip
  • 非对称双核MCU基础知识及核间通信

    千次阅读 2013-08-02 13:50:14
    接下来,重点介绍了核间通信的概念与几种实现方式,尤其是基于消息池的控制/状态通信。然后,对内核互斥、初始化流程等一些重要的细节展开了论述。最后提出了双核任务分工的两种应用模型,并分别举例。 背景与基本...

    转载而来,前段时间刚好用到,现在看了很是清晰。



    本文从对比两颗分立MCU与单芯片双核MCU开始(以LPC4350为例),展开介绍了非对称双核MCU的基础知识与重要特点。接下来,重点介绍了核间通信的概念与几种实现方式,尤其是基于消息池的控制/状态通信。然后,对内核互斥、初始化流程等一些重要的细节展开了论述。最后提出了双核任务分工的两种应用模型,并分别举例。

    背景与基本概念

    在开发MCU应用系统时,如果单颗MCU无法满足系统的要求,一个很普遍的做法就是使用两颗或更多的MCU,把一部分“杂项工作”分配给另一个有“助理”性质的低端MCU来完成。但是,采用两颗MCU,缺点也很明显,尤其是在芯片与PCB成本、系统可靠性及功耗方面都有先天的不足。此外,若采用了不同架构的MCU,还要面临需要不同的开发工具与开发人员的挑战。如果换一种思路,让MCU内部包含两个内核,其中一个用于主控,另一个用于协控,并且它们主控与协控在架构上能够向下兼容、高效通信,则在很多场合下都可以既保持多机系统的强大,又能避免多机系统的不足。

    事实上,这即是“非对称多处理器(简称AMP)”架构的特点。AMP是与“对称多处理器(简称SMP)”相对的架构,后者各处理器有一致的编程模型,并且在分配工作时主要以均衡为原则。而AMP的优点在于精细的任务分工,灵活地适应不同情景,物尽其用,以最佳地平衡成本、性能与功耗。此外,AMP的编程难度也更低。因此,在MCU应用领域,AMP较SMP更为适合。

    与独立的双MCU相比,AMP架构有很多优点。其中相当关键的就是,再添加一个内核的代价远比添加一个独立的MCU要低,尤其是当两个内核架构相似时,甚至仅相当于在现有硅片上再添加一两个UART。另一方面,两个内核可以有相同的主频,并且可以通过总线矩阵平等地访问片上资源。而在分立的双MCU方案中,协控MCU的主频常常远低于主控,并且双方使用低速的串行链路通信。

    接下来,我们以恩智浦(NXP)半导体公司新推出的LPC4300系列为例(尤以LPC4350型号为代表),对AMP MCU进行简单介绍。

    非对称双核MCU的特点

    AMP MCU一般用于相对大型的系统,这些系统对功能和性能都有较高的要求。在功能上,应支持较多的外设。LPC4350片载2个高速USB、2个CAN、工业以太网、图形LCD控制器,以及SDHC等接口;外加一些独有的逻辑可配置外设以及众多传统外设,适用于工控、能源、医疗、音频、车载、电机、监控等众多行业产品的开发。

    性能的改善则是AMP MCU的灵魂。内核、存储器,以及总线架构对于性能有着至关重要的影响。图1展示了LPC4350的实现方式。

    77.jpg

    图1:LPC4350的内核、存储器以及总线连接图

    首先是内核的选择。LPC4350基于32位的ARM Cortex-M4和Cortex-M0内核(以下简称M4和M0),两个内核均可在高达204MHz的主频下执行代码。其中,M4以信号处理和浮点运算能力见长,胜任很多原先要采用DSP才能满足的应用,并且继承了Cortex-M3的控制能力;另一方面,M0以其成本、能效和处理能力的压倒性优势,正迅速吸引开发人员从8/16位架构向上过渡。更重要的是,M4完全向下兼容M0,使用同一套开发工具即可开发、调试。

    其次是存储器的容量和组织方式。LPC4350配备多达264KB片上RAM,并且这些RAM被划分成4组,每组连接一条单独的总线,而并非没有分块。如若不然,则会出现两个核竞争使用同一块RAM的情况——性能反而还不如只用单个内核!进一步,LPC4350还有两条总线连接到外部扩展的并行和串行存储器,故总共有6个独立的存储器地址空间——LPC4350无片上闪存。对于有片上闪存的型号,片上闪存也分为两块。

    最后是总线架构。LPC4350内部有一个八层总线矩阵。它如同一组纵横开关,可以把CPU与包括存储器在内的众多从设备通过总线任意连接。合理分配总线接通关系,避免多个主设备(如CPU和DMA)同时访问相同的存储器或外设,可以最大地保证各条数据流并行不悖,从而可以充分发挥性能上的优势。

    内核间通信

    内核间的通信可分为两类:一类是控制与状态信息的通信,另一类则是数据通信。前者一般不携带数据,但往往有较高的实时要求;后者则主要是各类数据缓冲区,通常实时性要求偏低但数据量大。控制/状态通信有较大的通用性,并且与任务间的同步较为相似。这类通信适合由系统软件实现并提供编程接口。数据通信则往往与具体应用相关较大(尤其是在数据结构上),需要量体裁衣。在实现时,适合由应用软件定义各种数据结构。

    内核间通过共享的RAM进行通信,并且每个内核都可以触发对方的一个中断源,通过准备数据-触发中断的方式进行通信,如图2所示。当然,内核也可以定期检查共享RAM的状态。

    78.jpg

    图2:内核间使用共享内存通信模式图

    接下来,我们介绍基于消息队列和消息池的控制/状态通信方案。

    消息队列:开设两个消息队列,一个用于M4发送消息给M0,另一个则是M0发送消息给M4。两个队列的地址需事先约定好。队列是循环队列,可以使用简单的数组配以读、写下标来实现,也可以使用链表结构来实现。前者实现简单、开销小,但消息只能是定长,不便于携带其它信息,还有,就是必须把数组放置在共享内存区连续的位置,灵活性低。基于链表的实现用指针链接每则消息,每则消息除了公共的链表控制部分外,还可以根据消息类别携带各种各样的附加参数,并且可以由系统软件的内存管理机制灵活分配消息内存,不过,缺点是相对复杂,额外开销大。若涉及动态内存管理,实时性将远不如基于数组的方案。

    消息队列有一个缺点,就是消息的串行化处理,它没有优先级的概念。但实际上,我们有实时操作系统(RTOS)及嵌套中断机制的支持,本应实现消息的并发处理。

    消息池:消息池在存储结构上其实是简化的基于数组的消息队列——去掉了队列的读、写下标记录器。池中每个元素是一个消息,并且有一个字节指示每个元素的状态——空闲/已处理、新、半处理。当发送方写入消息时,扫描数组以查找空闲位置;当接收方读取消息时,也是扫描数组以查找状态。可见,消息池是基于优先级来处理消息的——小下标的元素优先得到处理。

    消息池的可扫描性实现了消息的并发处理,并且可以通过中断上下文和任务上下文分两次“反刍式”处理。在处理消息池的中断服务例程中,先扫描各消息完成第一次处理,执行消息中(如果有的话)对实时性要求较高的部分。如果系统中没有使用RTOS,可以在后台的主循环中,再接下来二次扫描消息池,以完成第二次处理。对于使用了RTOS的系统,可以根据消息的优先级,创建或激活不同优先级的任务,使消息“附身”在这些任务的上下文中得到第二次处理。

    消息池的一大缺点就是不宜支持较大数目的待处理消息。如有需要,可以给每则消息添加链表控制字段,我们可以把同一优先级的消息链成一串,从而彻底消除这一局限。

    若干重要的细节

    内核互斥:伪并行的多任务之间需要互斥访问共享资源,真并行的内核之间更是如此。尤其关键的是,一个内核无法关闭另一个内核的中断,因此还无法通过关中断临界区来保护。唯一能保证的,就是不会出现两个内核同时存取相同的地址。另外,由于架构上的局限,无法使用“自旋锁”来互斥。为此,我们可以通过施加一些编程准则来实现互斥。最简易有效的方法,就是在相同地址上给每个内核分别设置“只读”或“只写”的权限,或者是有条件的读写权限。比如,对于消息队列的读位置,只有接收方可以写,而发送方只能读取来判断队列是否空/满。又如,对于消息池,尽管发送方和接收方对池中的元素状态均可读可写,但有如下的条件:发送方只能把空闲状态改为非空闲;接收方只能把各种非空闲的状态改为空闲。再如,对于链表结构,可以只允许发送方更新各种指针;接收方通过更改链表中元素的状态和触发中断,以指示发送方更新各指针的时机。

    内核鉴别:M4向下兼容M0,这使我们可以重用很多的源代码。但是,有时需要鉴别当前正在哪个内核上运行。这有两种方法,分别用于不同场合:如果在编译期间鉴别即可,则可以在编译器设置中,预定义诸如“CORE_M4”和“CORE_M0”的宏,使用C/C++的条件编译来处理;若需要在运行期间区分,可以读取一个名为“CPUID”的寄存器,根据CPUID的值来判定是M4还是M0。

    初始化与可执行映像:LPC4350在完成上电复位后,M4开始执行代码,而M0却一直保持在复位状态。这样,我们也可以无视M0的存在,而只按单核MCU来使用。为使用M0,需要让M4为M0准备好开始执行的全部环境,包括寄存器上下文与地址空间等,然后释放M0。当M0处在复位状态时,我们可以通过JTAG发现M0,但是却无法操作它。因此,如果要调试M0的程序,需要先给M4下载适当的映像,使其释放M0才可,不可能在拿到一个空白的芯片后,直接先从M0动手。

    尽管M4与M0各有自己的映像,但是我们可以把M0的映像内含于M4的映像中,这样在生产时只需要烧写一次闪存。为了并入M0的映像,工具链通常会提供把映像转换成C数组定义格式的功能。通过这个功能,我们把M0的映像转换成一个C数组的表格,并且把它和M4的源文件一同编译连接,这样一来,M0的映像就嵌入到M4的映像中了。M4在初始化期间,要把M0的映像拷贝到准备让M0执行的位置。由于M0固定从零地址开始取向量,M4还需要设置M0的地址映射,把映像的首地址设置成为M0的零地址。

    值得一提的是,这种“主控带动协控”的设计哲学,也是被AMP普遍采用的。

    调试时的细节:当我们使用调试仿真器连接MCU时,通常都会产生复位信号,但范围可仅限于内核,也可复位全片。在调试M0时,需设置复位范围仅包括M0,避免殃及正在运行的M4。另外,也需要编写适当的调试初始化脚本,以准备好内核的执行环境。这些工作繁琐,但具有高度的通用性,我们可以借鉴现有的脚本。

    我们可以同时调试M4和M0:只需运行两个独立的IDE进程,分别打开相应的工程即可。经实践,至少在MDK+ULINK下可行。

    核间任务分工

    M0没有M4强大的处理能力,但是作为一个CPU,亦有完整的中断系统和基本的算术与数据传送能力,并且在LPC4350上,可以在高达204MHz的主频下运行。合理地分担一些任务给M0,才能利用双核设计的优势。接下来,我们讨论两种主要的任务分工模型。

    处理高频中断——智能“DMA”:中断的响应是有额外开销的:既包括CPU的中断模型本身产生的硬件开销,也包括操作系统的中断管理产生的软件开销,当然,也还有中断服务程序本身执行的开销。当中断的频率很高时(比如:高达几十甚至几百kHz),中断的响应将对CPU时间产生不可忽略的额外开销。更重要的是,中断的响应是由硬件处理,并凌驾于任务管理之上的,这可以影响任何任务的执行而不论其优先级如何。DMA明显改善了这一状况。但是当DMA通道或总线分配不足,或者是设备不受DMA支持时,我们就可以让M0来响应这些高频的中断,合理组织数据缓冲区,而如同一个智能的DMA一样。

    例如:在调光设备中,需要进行多达几十甚至上百路的AD采样来获取每路灯光的预期亮度,以及同样多的LED来指示实际输出的亮度。后者需要非常多的PWM,极可能已超出硬件PWM通道的数目。因此,在实现AD采样与软件PWM时,均需要快速的通道数据流处理与高频LED刷新,以保证PWM精度。这两者很容易导致高达几十kHz的中断请求,仅中断响应的额外开销就可占用一半以上的CPU时间。传统的做法是使用若干颗MCU来分摊并由主控轮询。在LPC4350下,则可由M0来处理这些任务。同样的例子也适用于PLC应用,它需要快速地刷新多路控制。

    为弱计算操作提供额外的处理能力:M0的整体性能约是M4的72%,但对于弱计算操作(如:加减乘与逻辑运算,移位,以及简单的数据传送),并没有太多劣势。弱计算操作在程序中往往占一半以上的比例,尤其体现在驱动程序及一些通信协议栈上。合理地分配一部分弱计算操作任务给M0,可以有效提升整体的处理能力。这样,完成相同的任务只需更低的主频,而降低功耗,或者反过来,能够在有限的主频下完成需求更大的任务。

    例如:在高精密工业运动控制中,对于电机的控制往往需要运算量很大的算法,同时又要处理如CAN、工业以太网,以及各种现场总线的通信。我们可以让M4来运行电机控制算法,而通信协议栈与驱动程序则由M0来完成。同样的例子也适用于嵌入式音频——由M4执行音频编解码与音效处理算法,而M0则负责音频总线、USB等事务。

    本文小结

    通过以上的介绍可以看出,相比传统的使用多颗MCU的方案,非对称双核MCU在性能、成本、功耗、生产等诸多环节都有明显的优势。核间通信稍显复杂,但作为基础设施可由底层系统软件来实现。在具体开发时,应根据实际问题合理分配任务,并且在初始化流程、内核鉴别以及调试上,需注意一些操作细节。




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  • soc的核间通信机制:Mailbox 原理和寄存器说明Interprocessor CommunicationMailbox Register Data Structure寄存器描述 Interprocessor Communication The MPU and DSP processors communicate with each other via...
  • 行业分类-嵌入式设备-一种基于嵌入式异构多核处理器上的核间通信方法及并行编程模型.zip
  • 参考使用xilinx官方文档1078、1079,代码与之对应
  • C6678 核间通信(IPC)

    千次阅读 2014-06-03 11:23:00
    核间通信用的寄存器为IPCGRx。核0向其他七个核发送IPC消息 发送IPC:CSL_IPC_genGEMInterrupt() 接收IPC:CSL_IPC_IsGEMInterruptAckSet() 清IPC状态:CSL_IPC_ClearGEMInterruptSource() 转载于:...
  • 本文以多核DSP芯片TMS320C6678为例,描述了硬件信号量的工作原理和方法以及模块的结构和配置,并给出两个之间通信的实例。
  • 硬件信号量在多核处理器核间通信中的应用 刘德保1,汪安民1,韩道文2 1.同方电子科技有限公司研究所,九江 332009;2.解放军电子工程学院 摘要: 在多核处理器的软件设计中,核间通信机制是关键所在,有效...

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