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  • vivado提供的JESD204B ip核使用例程,包括仿真程序以及代码注释,可进行仿真
  • JESD204接口调试总结——Xilinx JESD204B IP testbench解析IP核配置testbench工程部分代码解读 IP核配置 1、IP核为接收功能 2、LMFC buffer设定为最大 3、4条lane 4、sysref下降沿采样 (前面的帖子有说明为什么...

    提示:文章写完后,目录可以自动生成,如何生成可参考右边的帮助文档

    JESD204接口调试总结——Xilinx JESD204B IP testbench解析


    IP核配置

    在这里插入图片描述
    1、IP核为接收功能
    2、LMFC buffer设定为最大
    3、4条lane
    4、sysref下降沿采样 (前面的帖子有说明为什么下降沿)
    在这里插入图片描述
    1、选择第二种,保持更大灵活性(不然更多的功能被包在了IP核中)

    在这里插入图片描述
    1、SYSREF always 前面博文有介绍
    2、不开扰码
    3、F K参数与外面transceiver器件设定相匹配
    4、SYSREF Required on Re-Sync 前面博文有介绍

    在这里插入图片描述
    1、线速率 9.8304Gbps
    2、参考时钟 122.88
    3、DRP时钟 122.88

    生成IP核后,右击IP核,点击example design,一个tb工程就自动生成了。

    testbench工程

    以下是xilinx jesd手册文档描述的接收testbench工程
    在这里插入图片描述
    在这里插入图片描述
    在这里插入图片描述
    在这里插入图片描述

    序号项目代号参数说明
    1ADC转换器个数M4已知前提条件
    2ADC与FPGA连接的SERDES通道数L4已知前提条件
    3ADC每帧包含8位字节数F4根据1,2,5,6计算出来
    4ADC采样位数N14已知前提条件
    5JESD204B字大小(4个半字节)N`16根据4计算出来
    6ADC每帧包含样本数S1已知前提条件
    7ADC每个多帧包含的连续帧数K32可配置
    8ADC侧的Device Clock491.52MHz根据10,1,5计算出来
    9FPGA侧的Device Clock(Core CLK)122.88MHz根据10计算出来
    10JESD204B SERDES速率9.8304Gpbs已知前提条件

    这里要注意,因为例程中M = LANE数,相当于1条lane对应1个转化器
    而一条lane 数据输入或输出接口是 在245.76M下的32bit输出
    而转化器是491.52下的14(16)bit输入或输出。
    因此相当于一个时钟下两个采样点并行输入输出。

    在接收校验模块中 jesd204_ip_4rx_ad_sig_chk.v
    在一个clk时钟下接收到了2个数据,即可说明上述说法是正确的

          //Channel 0
          signal0_sampl0_expected <= sine_lut64_14bit[index0];
          signal0_sampl1_expected <= sine_lut64_14bit[index0+1];
          signal0_cntrl0_expected <= index0;  //clipped to two bits
          signal0_cntrl1_expected <= index0+1;  //clipped to two bits
          index0 <= index0+2;
    
    

    (在实际应用中,一般是存在IQ两路数据的,I/Q分别都需要一个转换器,4个转换器相当于2对IQ了)

    相关计算过程如下:

    1、F的值根据 MSN`/(8L) = 4116/(84) = 2

    1、serdes速率为9.8304Gbps,并行数据宽度为32位,core clock为 9.8304G * 0.8 / 32 = 245.76MHz
    2、8位字符时钟character clock为
    245.76MHz*4 = 983.4MHz
    3、Frame clock 为491.52MHz (F=2,四个字节一个frame)
    4、Multi - Frame clock 为 491.52MHz/32 = 15.36MHz
    5、SYSREF周期数必须是Multi - Frame clock的整数倍分频,可以更小,不能更大。
    (This generate a periodic SYSREF with period = 4 Multiframes 3.84)

    示例:pandas 是基于NumPy 的一种工具,该工具是为了解决数据分析任务而创建的。

    部分代码解读

    下面涉及两个任务
    Task:rx_stimulus_send_column 将字节经过8B10B编码后,
    通过Task:rx_stimulus_send_10b_column发送出去。其中里面还包含一个8B10B编码函数,因为相对来说比较固定,这里不做解读,只要知道经过了这个函数后,8bit就变成了10bit即可。

    ILA 4个多帧,一个帧(F = 2 K = 32)64字节,那么4个多帧256个字节

    ------------------------------多帧1------------------------------
    字节1 : K28.0 8’h1C (R)
    字节2-63: 数字:0 – 61 (D)
    字节64 : K28.3 8’h7C (A)

    ------------------------------多帧2------------------------------
    字节1 : K28.0 8’h1C (R)
    字节2 : K28.4 8’h9C (Q)
    字节3 : pDID 8’h55
    字节4 : {pADJCNT, pBID} 4’h0 4’hA
    字节5 ([4:0]) : LANEID(如果有4个lane,那么每个lane这个字节分别为0-3)
    ([7:5]) : {1’b0, pADJDIR, pPHADJ} 0 0

    字节6 : {pSCR, 2’b0, pL} pSCR = 0 pL = Lane的个数- 1
    字节7 : pF – 1 pF即参数F
    字节8 : pK – 1 pK即参数K
    字节9 : pM = Lane的个数 – 1
    字节10 : {pCS, 1’b0, pN} pCS = 2’d2 pN = 5’d13 查询一下,AD位数14bit
    字节11 :{pSUBCV, pNt} 3’b001 5’d15
    字节12 :{pJESDV, pS} 3’b001 5’d0
    字节13 :{pHD, 2’b0, pCF}
    字节14 :{pHD, 2’b0, pCF} 1’b0 5’d1
    字节15 :{ pRES1} 8’h5A
    字节16 :{ pRES2} 8’hA5
    字节17 :prechecksum + LANEID
    字节18-63 :数字:0 – 46
    字节64 : K28.3 8’h7C (A)

    ------------------------------多帧3------------------------------
    字节1 : K28.0 8’h1C (R)
    字节2-63: 数字:0 – 61 (D)
    字节64 : K28.3 8’h7C (A)

    ------------------------------多帧4------------------------------
    字节1 : K28.0 8’h1C (R)
    字节2-63: 数字:0 – 61 (D)
    字节64 : K28.3 8’h7C (A)

    在这里插入图片描述
    发射端在检测到sync后,遇到sysref上升沿开始发送ILA。红色箭头所示
    接收端收到了4个多帧后(前后带K码),很快tvalid信号拉高,则可以数据接收准备好,可以取数据了

    tb中的axi_write如果IP核中配置正确的话下面代码在实际应用中可以不需要

    // 0x008: Support ILA
          axi_write(2,32'h00000001);
    
          // 0x00C: Scrambling dissabled
          axi_write(3,32'h00000000);
    
          // 0x010: Sysref once
          axi_write(4,32'h00000001);
    
          // 0x014: Tx Only register
    
          // 0x018: Test mode = Normal operation
          axi_write(6,32'h00000000);
    
          // 0x020: Octets per Frame F=2
          axi_write(8,32'h00000001);
    
          // 0x024: Frames per Multiframe K=32
          axi_write(9,32'h0000001F);
    
          // 0x028: Lanes in use
          axi_write(10,32'd15);
    
          // 0x02C: Device subclass 1
          axi_write(11,32'h00000001);
    
          // 0x030: Rx buffer delay
          axi_write(12,32'h00000000);
    
          // 0x034: Error reporting via ~sync
          axi_write(13,32'h00000000);
    
    

    只需要对 写这个即可

    axi_write(1,32'h00000001);
    

    看明白了接收,那么发射也就不难了,这里就不再说明了


    写于2021年11月6日。
    如需交流,可以评论区留言,然后加QQ:172146579

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  • 工程所使用的IP核JESD204B,VIVADO软件只包含JESD204B物理层的IP核,而想要生成二进制文件需要使用JESD204 IP核。在IP Catalog中可以看到我们需要获得其IP License。 如何申请 最好的方式当然是从官方途径获取。...

    VIVADO IP核LICENSE申请——以JESD204B IP核为例

    背景

    工程所使用的IP核JESD204B,VIVADO软件只包含JESD204B物理层的IP核,而想要生成二进制文件需要使用JESD204 IP核。在IP Catalog中可以看到我们需要获得其IP License。
    在这里插入图片描述

    如何申请

    最好的方式当然是从官方途径获取。我们登陆XILINX官方网站,找到IP核。
    在这里插入图片描述
    在这里插入图片描述
    在这里插入图片描述
    点击生成License Key后填写个人信息,然后回来到申请界面。
    在这里插入图片描述
    点击Search Now并输入所需要的IP核。
    在这里插入图片描述
    然后在原来的界面下勾选需要的IP核。
    在这里插入图片描述
    点击生成后,需要提供本机的HOST ID,用以生成License。
    在这里插入图片描述
    在这里插入图片描述
    在CMD中输入ipconfig/all可以看到本机的HOST NAME和HOST ID,输入后License会发送到邮箱中。

    然后在License Manager中导入申请的IP核License即可。
    在这里插入图片描述

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  • JESD204B学习之关键点问答

    千次阅读 2020-08-21 17:03:57
    版权声明:本文为博主原创文章,遵循CC 4.0 BY-SA版权协议,转载请附上原文出处链接和本声明。 ... JESD204B学习之关键点问答 1....本文是用于记录JESD204B学习中的...《pg066-jesd204》 2.《ug476_7Series_GTX_GTH_...

    版权声明:本文为博主原创文章,遵循 CC 4.0 BY-SA 版权协议,转载请附上原文出处链接和本声明。

    本文链接:https://blog.csdn.net/u014586651/article/details/86744263

    JESD204B学习之关键点问答

    • 1.概述

    本文是用于记录JESD204B学习中的关键点,以问答的形式陈诉便于理清思路。

    • 2.参考文档

            1.《pg066-jesd204》

            2.《ug476_7Series_GTX_GTH_Transceivers》

            3.《AD9680》

            4.《AD9144》

    • 3.JESD204B关键问题

    • 3.1 JESD204有多少个子类,怎么设置?

    JESD204有3个子类:

    1. Subclass 0:主要用于JESD204A;
    2. Subclass 1:用于JESD204B,有确定性延时,带sysref与sync;
    3. Subclass 2:用于JESD204B,有确定性延时,值需要sync信号即可。

    在IP核设置中,是通过AXI-LITE设置寄存器subclass mode,如下图。在AD或者DA芯片中是通过SPI等配置芯片的寄存器来设置。IP的设置与AD,DA芯片的设置需要一一对应。

     

    • 3.2 IP核设置中的F/K依据是什么?

    F:每帧的8位个数;

    K:每个多帧的帧数;

    F与K的设置是需要根据AD或者DA芯片的寄存器设置相互对应的。比如下图中是AD9680的配置选项图。

     

    • 3.3 IP核设置中的参考时钟(reference clock),DRP时钟依据是什么?

    Refclk:参考时钟是GT模块上的时钟,用于匹配线速率的,相当于核时钟。其值根据线速率来,为线速率的1/40;

    Drp_clk:动态配置时钟,用于jesd204b phy的动态配置。其值为:200.0 for UltraScale,100.0 for 7 series。

     

     

    • 3.4 Sysref与sync的来源是什么?

    Sysref:系统同步参考信号。分接收参考(rx_sysref),与发送参考(tx_sysref)。

    Sync:同步信号。分接收同步(rx_sync),与发送同步(tx_sync)。

    Rx_sysref与tx_sysref可以来自外部给的同步参考。当然若外部没有输入同步参考,只有一个模块,则这个信号可以自己产生。

    Rx_sync:是由jesd204b的接收IP核产生,输出给AD芯片。

    Tx_sync:是由DA芯片产生,输入给jesd204b的发送模块。

     

    • 3.5 所谓同步,是调节的什么?

    1.  同步指什么

    同步:是指JESD204B的每根线的数据同步。即需要调整到每根线同时发送同一多帧中的同一帧的第一个数据。,在调节完成前,一直发送的是K码即逗号位。

     

     

           2. 调节同步的原理(以子类1为例):

    在子类1中调节同步就是调节sysref信号,作用于AD或者DA的数据链路层。

    SYNC信号是根据SYSREF信号来了后才会拉高的,如下图所示。

    发射时,lanes信号的同步是指:在SYNC信号没有拉高之前会缓存到一个类似寄存器的缓存器中,且当SYNC拉高后根据缓存情况(所有线的多帧的第一个帧开头都缓存下来后),在确定性延时结束后且,在SYNC拉高后的第一个LMFC时一起发送数据(从多帧的一个帧的帧头开始往外发)。

    接收时,lanes信号的同步是指:在SYNC信号没有拉高之前会缓存到一个类似寄存器的缓存器中,且当SYNC拉高后根据缓存情况(所有线的多帧的第一个帧开头都缓存下来后),在确定性延时时间满了后在LMFC时接收到第一个多帧的第一个帧的帧头开始算是有效数据。

     

     

        3. 调节同步的方法

    根据前面两节可知,调节同步其实就是调节SYSREF的延时时间。

    而SYSREF的延时时间是通过AXI4-LITE接口来配置寄存器来调节的。其寄存器情况如下图所示。

      

     

    • 3.6 Jesd204_rx模块怎么恢复数据?

    Jesd204_rx模块的数据即AD发送过来的数据。因此RX模块恢复数据是将AD发送过来的数据恢复成AD的采样位数的数据即16位、14位、12位等情况。

    使用JESD204B的IP例程时里面有一个传输层,是专门用于将每根线的数据分成数据位与控制位的。且这个例程中的设计是默认为14位的数据位与两位的控制位,且控制位取的每16位的高2位。

    但是这个只是给大家的一个示例,而不是在设计时我们就能直接使用的数据。我们应该是根据自己选择的AD判断数据位是几位,控制位是几位,控制位是占的哪几位。这里以AD9680(14位双通道AD采集器)举例说明。

    如下图所示,AD9680的数据发送组成格式是先14位数据再2位控制位,且数据位先发。根据8B/10B编码接收规则可知先发送的a0则先接收a0,即可以把8B/10B理解为成一个FIFO。则接收到的AD9680的数据组成格式也是每16位数据的高14位为数据位,低2位为控制位。

    且JESD204B的线组成格式为1根线32位再接收另一根线的32位,而AD的I、Q路数据是相互交叉形式,即第0路为I,则第1路为Q。所以再恢复成AD的位数相对应的数据后,通过并转串的方式组成常规数据流时需要注意I、Q各自的数据是哪些线的。

      

     

    • 3.7 jesd204_tx模块怎么组合发送数据?

    JESD204B_tx模块发送的数据是发送给DAC,让其输出想要的波形。

    JESD204B_tx模块IP例程的传输链路层模块(jesd204_tx_transport_layer _mapper)中就是专门用于数据格式的组装,默认为14位数据位、2位控制位,且LANE1在前LANE0在后。但实际使用时需要根据选用的DAC做相应的调整。

    这里以AD9144(4通道,16位DAC)为例,说下JESD204B发送数据时,JESD204B数据的组成格式。如下图所示,AD9144用四线两通道输出时的数据组成情况,LANE0发第一组的高8位,LANE1发第一组的低8位,LANE2发第二组的高8位,LANE3发第二组的低8位。

     

    • 3.8 定义Frame与multiframe有什么意义?

    Frame是帧,由设置的F个8位数据组成,具体个数根据选择的ADC/DAC芯片设定。

    Multiframe是多帧,有M个Frame组成,具体个数根据选择的ADC/DAC芯片设定。

    设置Frame与Multiframe的意义在于数据对齐,在数据没对齐发送之前,JESD204B一直发送的数据是K码(逗号),在数据对齐后先发送的是R码(多帧的起始位)。如下图中JESD204B的符号定义。

     

    • 3.9 Sysref是周期的还是脉冲形式在哪里设置,有什么限制?

    JESD204B使用子类1时,同步调试信号sysref主要通过AXI-Lite接口设置寄存器调整,也可在IP设置上也有默认设置选项。若在JESD204B的ip中设置了一种模式,在ADC或者DAC中也需要设置成相同的模式。如下图所示。

        至于sysref的设置限制:sysref的周期必须是多帧周期的整数倍,如下IP核手册的描述。

     

    • 3.10 JESD204B中的两种复位信号各有什么作用?

    TX模块中的tx_reset是系统的复位,用于可以开始配置JESD204B的寄存器

    TX模块中的tx_aresetn是JESD204B的寄存器配置完成后,用于指示可以开始发送有效数据。

    RX模块中的rx_reset是系统的复位,用于可以开始配置JESD204B的寄存器

    RX模块中的rx_aresetn是JESD204B的寄存器配置完成后,用于指示可以开始接收有效数据。

    即:reset是用于系统复位,可以重新配置寄存器。

    aresetn是JESD204B的数据复位,不能用于重新配置寄存器。

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  • JESD204接口调试总结——Xilinx JESD204B IP 工程应用 Tb看完了,那我们需要对example 进行改造才能进行上板调试。 很明显,作为一个ADC和DAC接口,我们需要构建一个顶层模块 1、 IQ输入,作为DAC的数据源 2、 IQ...

    JESD204接口调试总结——Xilinx JESD204B IP 工程应用

    Tb看完了,那我们需要对example 进行改造才能进行上板调试。

    很明显,作为一个ADC和DAC接口,我们需要构建一个顶层模块

    1、 IQ输入,作为DAC的数据源
    2、 IQ输出,作为ADC采集的数据
    3、 AXI总线,用于对IP核的配置
    4、 几个复位线,对phy 和axi进行复位用
    5、 时钟
    6、 与FPGA外部JESD器件接口 【高速接口管脚/SYSREF/参考时钟/SYNC标志等】

    4T4R 4lane采样率 245.76Mbps 9.8304G的速率

    JESD CORE 数据的位宽为32bit,正好一个lane覆盖一个 {I,Q}

    在这里插入图片描述

    AXI convert : JESD CORE 使用的是AXI接口,除非直接与ZYNQ SOC直连,否则需要进行协议转换才好进行操作
    IQ MAPPING/DEMAPPING: IQ数据的摆放设置,随芯片设置有关,有可能要设置IQ高低位,大小端等
    SYSREF GEN: 这个模块用于生成SYSREF,给到JESD CORE和外面的JESD芯片,内部产生可以用CORECLK进行。这个SYSREF也可以外部管脚输入。

    JESD RXTX JESD IP核

    JESD PHY核

    1、如何判断建链: tx_tvalid tx_sync 和 rx_tvalid rx_sync 都拉高了,则FPGA端正常
    同时如果外部芯片支持指令查询的话,也要查询一下其建链标志,
    两边互相确认建链,则无问题

    2、jesd phy 有一个 gtx_loopback_in 端口,用作配置RXTX高速接口环回的作用,当上板调试出问题的时候会有作用。也用于最开始上板调试时自己还回看是否能自己建链,数据是否正常

    3、预加重参数
    .gtx_txpostcursor_in
    .gtx_txprecursor_in
    .gtx_txdiffctrl_in
    当判断信号质量不佳的时候,可以调这些参数,在调这些参数之前,建立ibert眼图进行扫描

    建链不稳定是一个棘手的问题,尤其是高低温环境下,需要有一些经验才能快速定位问题。


    写于2021年11月6日。
    如需交流,可以评论区留言,然后加QQ:172146579

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    JESD204接口出现以前,数模转换器的数字接口绝大多数是差分LVDS的接口,这就造成了布板的困难,当PCB的密度很大的时候就需要增加板层从而造成制版的成本。但是JESD204需要进行严格的同步和时延的测量,接口逻辑会...
  • 在Xilinx FPGA上快速实现JESD204B

    千次阅读 2017-10-17 10:43:10
    JESD204是一种连接数据转换器(ADC和DAC)和逻辑器件的高速串行接口,该标准的 B 修订版支持高达 12.5 Gbps串行数据速率,并可确保 JESD204 链路具有可重复的确定性延迟。随着转换器的速度和分辨率不断提升,JESD204B...
  • FPGA高速数据采集设计JESD204B接口

    千次阅读 2019-12-03 17:10:03
    在研究了高速串行传输技术后,设计了基于JESD204B协议的串行总线技术的ADC,并设计了基于此协议的高速ADC采样电路,该模数转换芯片支持JESD204BSubclass1工作模式,通过FMC接口与高性能FPGA的GTH接口相连接收ADC采样后的...
  • 目录 AXI4系列总线简介 ...JESD的AXI配置调试心得 AXI4系列总线简介 Advanced eXtensible Interface (AXI)是ARM的Advanced Micro controller Bus Architecture(AMBA)总线的一部分,第一个版本...
  • 背景 AD9144是一款支持jesd204b协议高速DAC芯片。AD9144-FMC-EBZ是基于AD9144的评估板(Evaluation Board),它是主要由AD91...
  • AD9176 ADC12DJ3200 204B ip

    2021-07-06 21:00:42
    ---------- M_JesdCtrl jesd204_i ( .gt0_rxdata(gt0_rxdata), // input wire [31 : 0] gt0_rxdata .gt0_rxcharisk(gt0_rxcharisk), // input wire [3 : 0] gt0_rxcharisk .gt0_rxdisperr(gt0_rxdisperr), // input ...
  • ADC JESD使用配置流程

    2021-03-06 15:42:01
    随着近年来ADC的采样率越来越高、通道数不断增加,越来越多的ADC都采用JESD接口输出数据,本文主要讲解了JESD在实际配置过程中的关键要点。 JESD时钟间的关系 JESD好多时钟,这些时钟一般都是有外部的时钟芯片提供给...
  • JSED204B

    2018-05-23 10:59:00
    JESD204是一种连接数据转换器(ADC和DAC)和逻辑器件的高速串行接口,该标准的 B 修订版支持高达 12.5 Gbps串行数据速率,并可确保 JESD204 链路具有可重复的确定性延迟。随着转换器的速度和分辨率不断提升,JESD...
  • 基于FPGA的串行64B_66B编解码IP核设计与研究_庞志锋.pdf 基于PRBS检测的8B_10B编码器设计_吴光珩.pdf 基于PRBS检测的8B/10B编码器设计.pdf 基于逻辑设计的光纤通信8B_10B编解码方法研究_赵文虎.pdf 快速建立...
  • 加扰 论文 .rar

    2020-04-20 23:52:24
    基于FPGA的串行64B_66B编解码IP核设计与研究_庞志锋.pdf 基于FPGA的可配置扰码模块设计与应用_罗学平.pdf 基于FPGA的扰码器和解扰码器的设计_薛礼妮.pdf 基于HDMI2_0的加解扰器设计_魏国.pdf 基于HDMI2.0的加解扰器...
  • 在Vivado 16.1环境下,采用Xilinx公司的ZC706 FPGA中PHY IPJESD204B Receiver IP完成控制层接口电路的验证。实验结果表明数据传输正确,且串化后的传输速度达到7.5 Gb/s,相较于同类型的接口设计,其传输速度提高...

空空如也

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jesd204bip核