本文包括：随机数的性质，具体的伪随机数发生器，攻击思路。

伪随机数发生器包括：线性同余法，BBS，分组密码形式，ANIS X.917，单项散列函数，密码法。

尝试新编辑格式！
.

性质

随机性

1. 可伸缩性：任何子序列都符合随机性
2. 统计分布均匀：0 1 分布很好地保持在各占50%。
3. 独立性：任何子序列不能通过其他子序列推导出来。
4. 一致性：输入任何种子都符合随机性

不可预测性

在攻击者知道过去的伪随机数列的情况下，仍然无法预测下一个伪随机数。

1. 向后不可预测性
2. 向前不可预测性

不可重现性

真随机数（如白噪声，热辐射，分子无规律运动 等）。

投骰子是真随机数。

伪随机数发生器——PRNG

1. 伪随机比特流：生产不限长的位流，应用于流密码。
2. 伪随机函数（PRF）：生产固定长度的位串，每轮输入包括种子+上下文。应用于对称密码 等等。

二者除了位的数量之外，并无区别

真随机数发生器——TRNG

.
.

具体的伪随机数发生器

1.线性同余法

m：模 ， a：乘数 ， c：增量 ， X₀：种子

X_n+1 =（aX_n+c）mod m

特点：

只有随机性，不具备不可预测性，不能用于密码技术
很多伪随机数库都是用线性同余法编写的，如C语言的rand，JAVA的java.util.Random类等，这些都不能用于密码技术

三个标准：

1.全周期，即 t=m-1
2.越随机越好
3.可以在32位运算器方便运算

常用：

取c=0；m=2³¹-1.
X_n+1 =（aX_n）mod（2³¹-1）
虽然a的取值有很多很多，但其实满足3个标准的并不多。

攻击：

1.如果其他人知道了参数a,c,m，那么它只需知道一个随机数，就可以推得后续所有数列
2.如果仅知道是线性同余法，那么只需知道连续4个随机数，也可以推得后续数列

改进：

1.每隔N个数，就重新输入种子（比如对时钟取模作为种子）
2.增加一步，将随机数加时钟值再取模
.

.

2.BBS发生器

算法：

选择两个大素数p, q, 满足 p ≡ q ≡ 3（mod 4）
设n=pq, 找一个随机数s, s和n互素，即gcd(s,n)=1
令 X₀ = s² mod n

for i=1 to ∞
X_i = （X_i-1）²mod n
B_i = X_i mod 2

S叫种子

特点：

随机性+不可预测性
性能很好！

贴个例子（抄来的）：（n=383*503，s=101355）

.

3.分组密码形式

利用OFB和CTR模式思想的伪随机数发生器。

不同点：

CTR模式：每次V++
OFB模式：本轮输出作为下轮的V

相同点：

种子 = K + V
（对于ASE的话，种子 = 128bit密钥 + 128bit的V）

.
.

4. ANIS X.917

史上最强？

• 应用在金融和PGP等。

构成：

输入：64位的时间值 + 64位种子（任意初始值）（二者都必需不断更新）
密钥：三个3DES模块，用同一个56bit密钥
输出：64位随机数 + 64位种子

过程： 图背下来
（其中EDE（[K₁，K₂]，X）代表两个密钥的3DES。）

加密钥（图）：

思路：

用三次3DES保证了随机数
即使他人知道了输出R_I，也无法推出其他参数。
换句话说：密钥保护了内部状态。

.

5. 单项散列函数

具备 随机性 + 不可预测性

散列的单向性是不可预测性的保障。

.

6. 密码法

思路同于单项散列函数。
密钥是不可预测性的保障。

.
.
.

攻击思路

1. 对种子攻击

一般 种子 由真随机数发生器生成。

2. 对随机数池攻击

真随机数一般不会等使用时才当场生成，
而是提前生成一些，储备在名为随机数池的文件中。
如果随机数池遭到攻击，那么伪随机数都可能被预测，
虽然随机数池的数据并没有实际意义，但是我们却必须保护它。

.
.
.
.
.
.
.

FPGA项目开发：基于FPGA的伪随机数发生器（附代码）

今天是画师和各位大侠见面了，执笔绘画FPGA江湖，本人写了篇关于FPGA的伪随机数发生器学习笔记，这里分享给大家，仅供参考。

一、概念

随机数是专门的随机试验的结果，产生随机数有多种不同的方法。这些方法被称为随机数生成器。随机数最重要的特性是它在产生时后面的那个数与前面的那个数毫无关系。随机数分为三类，分别是伪随机数、密码学安全的伪随机数以及真随机数。

本次设计为基于FPGA生成的伪随机数发生器，什么是伪随机数呢？统计学伪随机性指的是在给定的随机比特流样本中，1的数量大致等于0的数量，同理，“10”“01”“00”“11”四者数量大致相等。类似的标准被称为统计学随机性。满足这类要求的数字在人类“一眼看上去”是随机的。

在实际应用中往往使用伪随机数就足够了。这些数列是“似乎”随机的数，实际上它们是通过一个固定的、可以重复的计算方法产生的。计算机或计算器产生的随机数有很长的周期性。它们不真正地随机，因为它们实际上是可以计算出来的，但是它们具有类似于随机数的统计特征。这样的发生器叫做伪随机数发生器。

二、设计原理

本次设计采用线性反馈移位寄存器（Linear Feedback Shift Register, LFSR）来实现伪随机数发生器。线性反馈移位寄存器是指，给定前一状态的输出，将该输出的线性函数再用作输入的移位寄存器。异或运算是最常见的单比特线性函数：对寄存器的某些位进行异或操作后作为输入，再对寄存器中的各比特进行整体移位。

线性反馈移位寄存器通常由动态或静态主从型触发器构成。反馈回路由异或门构成。其特性通常由一个特征多项式表征。LFSR结构如下图所示：

图1 LFSR结构示意图

对应的特征多项式为：

Gm为多项式的系数，而多项式系数只能为1或0。

利用LFSR生成伪随机数，需要给它一个随机种子（seed），由于它是由N个触发器和异或门组成，所以种子不能给全0，如果给的全0，将会陷入0的死循环一直出不来，就得不到我们想要的伪随机数，在设计时，我们可以给一个任意不为0的数。

基于以上原理，我们使用本原多项式x^32+x^7+x^5+x^3+x^2+x+1来构造最大周期的LFSR。

三、架构设计

设计架构如下图：

将输入时钟命名为clk,复位信号命名为rst_n，输入有效信号命名为ivalid，输入的随机种子命名为seed[31:0]，生成的随机数命名为data[31:0]。

四、Verilog 代码实现

代码中data <= seed部分也可以不需要，不用输入有效信号以及随机种子，直接初始化为非零值也可。如直接初始化为非零值，则仿真代码只需进行复位即可。

设计实现代码如下：

module PRNG(

  input      wire               clk,
  input      wire               rst_n,
  
  input      wire               ivalid,
  input      wire      [31:0]   seed,
  
  output     reg       [31:0]   data
);

  always @ (posedge clk,negedge rst_n) begin
    if (rst_n == 1'b0)
      data <= 32'd0;
    else if (ivalid == 1'b1)
      data <= seed; 
    else begin
      data[0] <= data[31];
      data[1] <= data[0] ^ data[31];
      data[2] <= data[1] ^ data[31];
      data[3] <= data[2] ^ data[31];
      data[4] <= data[3];
      data[5] <= data[4] ^ data[31];
      data[6] <= data[5];
      data[7] <= data[6] ^ data[31];
      data[8] <= data[7];
      data[9] <= data[8];
      data[10] <= data[9];
      data[11] <= data[10];
      data[12] <= data[11];
      data[13] <= data[12];
      data[14] <= data[13];
      data[15] <= data[14];
      data[16] <= data[15];
      data[17] <= data[16];
      data[18] <= data[17];
      data[19] <= data[18];
      data[20] <= data[19];
      data[21] <= data[20];
      data[22] <= data[21];
      data[23] <= data[22];
      data[24] <= data[23];
      data[25] <= data[24];
      data[26] <= data[25];
      data[27] <= data[26];
      data[28] <= data[27];
      data[29] <= data[28];
      data[30] <= data[29];
      data[31] <= data[30];
    end
  end

endmodule

五、仿真测试及结果

仿真代码如下：

`timescale 1ns/1ps

module PRNG_tb;

  reg                 clk;
  reg                 rst_n;
  reg                 ivalid;
  reg       [31:0]    seed;
  
  wire      [31:0]    data;

  PRNG PRNG_inst(

    .clk            (clk),
    .rst_n          (rst_n),
    
    .ivalid         (ivalid),
    .seed           (seed),
    
    .data           (data)
  );
  
  initial clk = 1'b0;
  always # 5 clk = ~clk;
  
  initial begin
    rst_n = 1'b0;
  ivalid = 1'b0;
  seed = 32'd0;
  # 201;
  
  rst_n = 1'b1;
  #200;
  
  @ (posedge clk);
  # 2;
  ivalid = 1'b1;
  seed = {$random} % 4294967295;
  @ (posedge clk);
  # 2;
  ivalid = 1'b0;
  seed = 32'd0;
  
  #200000;
  $stop;
  end

endmodule 

本次仿真采用100M时钟进行，输入种子为非零随机数。

六、总结

以上是经过学习，集合了各家所长得到的结果。由于想做一个32位的伪随机数发生器，在网上找了各种资料，并没有找到有规定的标准多项式，于是随意定了一个。在实际运用当中，如果有标准的多项式系数，可能得到了一个伪随机数，就可以根据已知的特征式得出后面的结果，安全性也就大大降低了。

【QQ交流群】

群号：173560979，进群暗语：FPGA技术江湖粉丝。

多年的FPGA企业开发经验，各种通俗易懂的学习资料以及学习方法，浓厚的交流学习氛围，QQ群目前已有1000多名志同道合的小伙伴，无广告纯净模式，给技术交流一片净土，从初学小白到行业精英业界大佬等，从军工领域到民用企业等，从通信、图像处理到人工智能等各个方向应有尽有。

【微信交流群】

现微信交流群已建立09群，人数已达数千人，欢迎关注“FPGA技术江湖”微信公众号，可获取进群方式。

完

后续会持续更新，带来Vivado、 ISE、Quartus II 、candence等安装相关设计教程，学习资源、项目资源、好文推荐等，希望大侠持续关注。

江湖偌大，继续闯荡，愿大侠一切安好，有缘再见！

今天给大侠带来在基于FPGA的伪随机数发生器，话不多说，上货。

 

 

 

 

今天是画师本人第一次和各位大侠见面，执笔绘画FPGA江湖，本人写了篇关于FPGA的伪随机数发生器学习笔记，这里分享给大家，仅供参考。

 

 

1

概念

 

 

随机数是专门的随机试验的结果，产生随机数有多种不同的方法。这些方法被称为随机数生成器。随机数最重要的特性是它在产生时后面的那个数与前面的那个数毫无关系。随机数分为三类，分别是伪随机数、密码学安全的伪随机数以及真随机数。

 

本次设计为基于FPGA生成的伪随机数发生器，什么是伪随机数呢？统计学伪随机性指的是在给定的随机比特流样本中，1的数量大致等于0的数量，同理，“10”“01”“00”“11”四者数量大致相等。类似的标准被称为统计学随机性。满足这类要求的数字在人类“一眼看上去”是随机的。

 

在实际应用中往往使用伪随机数就足够了。这些数列是“似乎”随机的数，实际上它们是通过一个固定的、可以重复的计算方法产生的。计算机或计算器产生的随机数有很长的周期性。它们不真正地随机，因为它们实际上是可以计算出来的，但是它们具有类似于随机数的统计特征。这样的发生器叫做伪随机数发生器。

 

 

2

设计原理

 

 

本次设计采用线性反馈移位寄存器（Linear Feedback Shift Register, LFSR）来实现伪随机数发生器。线性反馈移位寄存器是指，给定前一状态的输出，将该输出的线性函数再用作输入的移位寄存器。异或运算是最常见的单比特线性函数：对寄存器的某些位进行异或操作后作为输入，再对寄存器中的各比特进行整体移位。

 

线性反馈移位寄存器通常由动态或静态主从型触发器构成。反馈回路由异或门构成。其特性通常由一个特征多项式表征。LFSR结构如下图所示：

图1 LFSR结构示意图

 

对应的特征多项式为：

 

Gm为多项式的系数，而多项式系数只能为1或0。

 

利用LFSR生成伪随机数，需要给它一个随机种子（seed），由于它是由N个触发器和异或门组成，所以种子不能给全0，如果给的全0，将会陷入0的死循环一直出不来，就得不到我们想要的伪随机数，在设计时，我们可以给一个任意不为0的数。

 

基于以上原理，我们使用本原多项式x^32+x^7+x^5+x^3+x^2+x+1来构造最大周期的LFSR。

 

 

3

架构设计

 

设计架构如下图：

 

 

将输入时钟命名为clk,复位信号命名为rst_n，输入有效信号命名为ivalid，输入的随机种子命名为seed[31:0]，生成的随机数命名为data[31:0]。

 

 

4

Verilog 代码实现

 

 

代码中data <= seed部分也可以不需要，不用输入有效信号以及随机种子，直接初始化为非零值也可。如直接初始化为非零值，则仿真代码只需进行复位即可。

 

  设计实现代码如下：

module PRNG(​  input      wire               clk,  input      wire               rst_n,    input      wire               ivalid,  input      wire      [31:0]   seed,    output     reg       [31:0]   data);​  always @ (posedge clk,negedge rst_n) begin    if (rst_n == 1'b0)      data <= 32'd0;    else if (ivalid == 1'b1)      data <= seed;     else begin      data[0] <= data[31];      data[1] <= data[0] ^ data[31];      data[2] <= data[1] ^ data[31];      data[3] <= data[2] ^ data[31];      data[4] <= data[3];      data[5] <= data[4] ^ data[31];      data[6] <= data[5];      data[7] <= data[6] ^ data[31];      data[8] <= data[7];      data[9] <= data[8];      data[10] <= data[9];      data[11] <= data[10];      data[12] <= data[11];      data[13] <= data[12];      data[14] <= data[13];      data[15] <= data[14];      data[16] <= data[15];      data[17] <= data[16];      data[18] <= data[17];      data[19] <= data[18];      data[20] <= data[19];      data[21] <= data[20];      data[22] <= data[21];      data[23] <= data[22];      data[24] <= data[23];      data[25] <= data[24];      data[26] <= data[25];      data[27] <= data[26];      data[28] <= data[27];      data[29] <= data[28];      data[30] <= data[29];      data[31] <= data[30];    end  end​endmodule

 

 

5

仿真测试及结果

 

 

仿真代码如下：

`timescale 1ns/1ps​module PRNG_tb;​  reg                 clk;  reg                 rst_n;  reg                 ivalid;  reg       [31:0]    seed;    wire      [31:0]    data;​  PRNG PRNG_inst(​    .clk            (clk),    .rst_n          (rst_n),        .ivalid         (ivalid),    .seed           (seed),        .data           (data)  );    initial clk = 1'b0;  always # 5 clk = ~clk;    initial begin    rst_n = 1'b0;  ivalid = 1'b0;  seed = 32'd0;  # 201;    rst_n = 1'b1;  #200;    @ (posedge clk);  # 2;  ivalid = 1'b1;  seed = {$random} % 4294967295;  @ (posedge clk);  # 2;  ivalid = 1'b0;  seed = 32'd0;    #200000;  $stop;  end​endmodule 

 

本次仿真采用100M时钟进行，输入种子为非零随机数。

 

 

 

6

总结

 

以上是经过学习，集合了各家所长得到的结果。由于想做一个32位的伪随机数发生器，在网上找了各种资料，并没有找到有规定的标准多项式，于是随意定了一个。在实际运用当中，如果有标准的多项式系数，可能得到了一个伪随机数，就可以根据已知的特征式得出后面的结果，安全性也就大大降低了。

 

 

END

 

后续会持续更新，带来Vivado、 ISE、Quartus II 、candence等安装相关设计教程，学习资源、项目资源、好文推荐等，希望大侠持续关注。

大侠们，江湖偌大，继续闯荡，愿一切安好，有缘再见！

 

 

往期精选 

电子版资料获取方式正确流程

详解FPGA技术，为什么这么牛？

干货 | 拆解FPGA芯片，带你深入了解其原理

FPGA在人工智能时代的独特优势

FPGA设计的8大重要知识点，你都get了吗？

开课通知 | 2021FPGA寒假班来啦！