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  • jk触发器
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    2021-05-13 12:10:40

    一、引言

    一直不明白主从JK触发器与边沿JK触发器的区别,不知道为什么要产生边沿JK触发器这样一个东西。主从触发器非门的那个巧妙一直蒙蔽了我的双眼,我一直觉得,有了那个非门,把主触发器和从触发器隔离开来,就实现了边沿触发。今天通过半个早上的专门对这一个主题的学习,我明白了。

    二、基本结构

    推荐观看:触发器(三)

    对于主从JK触发器与边沿JK触发器的讲解在视频的大约第6~11分钟。

    2.1 主从触发器

    主从JK触发器
    主从触发器是由两个RS锁存器构成的。

    当时钟信号为有效时,输入信号决定了主触发器的状态。当时钟信号下降的那一瞬,主触发器的输出决定了从触发器的状态,从而整个主从触发器的输出。

    主从JK触发器的工作原理:触发器空翻是什么意思?主从RS触发器如何实现边沿触发

    2.2 边沿触发器

    边沿JK触发器
    仅仅只在时钟信号下降的那一瞬间,决定整个触发器的输出。

    三、主从JK触发器的问题——Catching problem

    从JK触发器的结构中我们可以得出,尽管输出是在时钟信号的下降沿进行改变,但是取输入信号,是在时钟信号等于1的这一段时间里进行的。但是在这一段时间里,外面的J与K的输入信号完全可能发生变化,从而导致最终输出信号与我们所理想的不同。

    如果在时钟信号为有效的这段时间里,输入信号J发生了一次突起,那么就会产生1’s catching的问题。也就是出现了我们不想要的高电平的输出信号。
    在这里插入图片描述
    同理,相反地,如果在时钟信号为有效的这段时间里,输入信号K发生了一次突起,那么就会产生0’s catching的问题。也就是出现了我们不想要的低电平的输出信号。
    在这里插入图片描述
    在这里插入图片描述
    而对于边沿JK触发器,只在时钟信号下降的那一刻,输入信号才会对触发器有所影响,所以可以有效避免 catching problem 这样的问题出现。

    四、学习心得

    在查找各种资料,通过各种途径初步了解学习时序电路这一部分的时候,我发现,触发器,锁存器,这一块的内容,各界不同的人,会有不同的说法,逻辑门、触发器的图形表示会有不同,学习的角度也有所不同。

    可能有的人会叫锁存器也是触发器,然后就有了SR触发器,同步SR触发器,主从SR触发器,主从JK触发器,边沿JK触发器;可能有的人比较注重触发器的内部结构,习惯于具体到逻辑门,去由输入信号一步一步推出输出信号,而有的人则将触发器当作一个黑盒子,只考虑这个黑盒子的功能,而不去考虑它的内部具体是怎样工作的。

    当然,我们不能说是谁对谁错,因为他们各自的应用场景,使用的目的是不同的。我们学生,只能尽可能多地见到不同的说法,然后,认识就好。只针对一种说法,我们认识并且去运用它。

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    JK触发器是数字电路触发器中的一种基本电路单元。JK触发器具有置0、置1、保持和翻转功能,在各类集成触发器中,JK触发器的功能最为齐全。在实际应用中,它不仅有很强的通用性,而且能灵活地转换其他类型的触发器。由...

    JK触发器是数字电路触发器中的一种基本电路单元。JK触发器具有置0、置1、保持和翻转功能,在各类集成触发器中,JK触发器的功能最为齐全。在实际应用中,它不仅有很强的通用性,而且能灵活地转换其他类型的触发器。由JK触发器可以构成D触发器和T触发器。

    中文名

    JK触发器

    外文名

    JK flip-flop功能:

    置0、置1、保持和翻转

    基础:

    主从RS触发器

    特点:

    不用考虑一次变化现象

    JK触发器功能描述

    编辑

    语音

    JK触发器[1]

    逻辑简图如图1所示

    dd0f1d634211c6e5410b1e1b9ff43b0b.png

    图1

    JK触发器和触发器中最基本的RS触发器结构相似,其区别在于,RS触发器不允许R与S同时为1,而JK触发器允许J与K同时为1。当J与K同时变为1的同时,输出的值状态会反转。也就是说,原来是0的话,变成1;原来是1的话,变成0。 对应表如下:JK触发器运算

    JK动作QQnext动作

    00保持XX不变

    01重置X0重置

    10设置X1设置

    11反转1(0)0(1)反转

    JK触发器的时序图

    7e0cf6e301bbefc1c2fc308c3396f1ed.png

    脉冲工作特性如图2所示

    dec360c7448efe7257dcfc67e4fec34a.gif

    图2 JK触发器该触发器无一次变化现象,输入信号可在CP 触发沿由1变0时刻前加入。由图2可知,该电路要求J、K信号先于CP 信号触发沿传输到G3、G4的输出端,为此它们的加入时间至少应比CP 的触发沿提前一级与非门的延迟时间。这段时间称为建立时间test。

    输入信号在负跳变触发沿来到后就不必保持,原因在于即使原来的J、K信号变化,还要经一级与非门的延迟才能传输到G3和G4的输出端,在此之前,触发器已由G12、G13、G22、G23的输出状态和触发器原先的状态决定翻转。所以这种触发器要求输入信号的维持时间极短,从而具有很高的抗干扰能力,且因缩短tCPH 可提高工作速度。

    从负跳变触发沿到触发器输出状态稳定,也需要一定的延迟时间tCPL。显然,该延迟时间应大于两级与或非门的延迟时间。即tCPL大于2.8tpd。

    综上所述,对边沿JK 触发器归纳为以下几点:

    1.边沿JK 触发器具有置位、复位、保持(记忆)和计数功能; 2.边沿JK 触发器属于脉冲触发方式,触发翻转只在时钟脉冲的负跳变沿发生; 3.由于接收输入信号的工作在CP下降沿前完成,在下降沿触发翻转,在下降沿后触发器被封锁,所以不存在一次变化的现象,抗干扰性能好,工作速度快。

    JK触发器产品分类

    编辑

    语音

    JK触发器主从JK 触发器

    电路结构

    3f0500ee61842f5ce7db1c153301eb0a.gif

    图3 JK触发器电路图主从JK 触发器是在主从RS触发器的基础上组成的,如图3所示。 在主从RS触发器的R端和S端分别增加一个两输入端的与门G11和G10,将Q端和输入端经与门输出为原S端,输入端称为J端,将Q端与输入端经与门输出为原R端,输入端称为K端。

    工作原理

    由上面的电路可得到S=JQ,R=KQ。代入主从RS触发器的特征方程得到:

    J=1,K=0时,Qn+1=1;

    J=0,K=1时,Qn+1=0;

    J=K=0时,Qn+1=Qn;

    J=K=1时,Qn+1=~Qn;

    由以上分析,主从JK 触发器没有约束条件。在J=K=1时,每输入一个时钟脉冲,触发器翻转一次。触发器的这种工作状态称为计数状态,由触发器翻转的次数可以计算出输入时钟脉冲的个数。

    工作特性

    建立时间:是指输入信号应先于CP信号到达的时间,用tset表示。由图4可知,J、K信号只要不迟于CP信号到达即可,因此有tset=0。保持时间:为保证触发器可靠翻转,输入信号需要保持一定的时间。保持时间用tH表示。如果要求 CP=1期间J、K的状态保持不变,而CP=1的时间为tWH,则应满足:tH≥tWH。

    cd7bc0b28dd702278ff2613b544135ec.png

    图4 JK触发器电路图传输延迟时间:若将从CP下降沿开始到输出端新状态稳定地建立起来的这段时间定义为传输时间,则有:tPLH=3tpd tPHL=4tpd 最高时钟频率:因为主从触发器都是由两个同步RS 触发器组成的,所以由同步RS触发器的动态特性可知 ,为保证主触发器的可靠翻转,CP高电平的持续时间tWH应大于3tpd。同理,为保证从触发器能可靠地翻转, CP低电平的持续时间tWL也应大于3tpd。因此,时钟信号的最小周期为:Tc(min)≥6tpd 最高时钟频率fc(max)≤1/6tpd。

    如果把图4的J、K触发器接成T触发器使用(即将J和K相连后接至高电平),则最高时钟频率还要低一些。因为从CP的下降沿开始到输出端的新状态稳定建立所需要的时间为tPHL≥4tpd,如果CP信号的占空比为50%,那么CP信号的最高频率只能达到fc(max)=1/2tPHL=1/8tpd。

    JK触发器带清零功能的主从下降沿触发JK触发器

    若 Reset=0时:

    J=1,K=0时,Qn+1=1;

    J=0,K=1时,Qn+1=0;

    J=K=0时,Qn+1=Qn;

    be2c0ff867d5abad7c25472ba22a1e2f.png

    带清零功能的主从下降沿JK触发器J=K=1时,Qn+1=Qn;若 Reset=1时:

    不论J、K与Qn的值,Qn+1=0。

    JK触发器集成触发器

    集成JK触发器的产品较多,以下介绍一种比较典型的高速CMOS双JK触发器HC76。该触发器内含两个相同的JK触发器,它们都带有预置和清零输入,属于负跳沿触发的边沿触发器,其逻辑符号和引脚分布如图5所示。其功能表如表7.5.1所示。如果在一片集成器件中有多个触发器,通常在符号前面(或后面)加上数字,以表示不同触发器的输入、输出信号,比如C1与1J、1K同属一个触发器。

    综上所述

    对主从JK 触发器归纳为以下几点:

    1.主从JK触发器具有置位、复位、保持(记忆)和计数功能;

    2.主从JK触发器属于脉冲触发方式,触发翻转只在时钟脉冲的负跳变沿发生;

    4a3b378762bdf330ab34be4d08113a30.gif

    图5 JK触发器电路图3.不存在约束条件,但存在一次变化现象。4.产生一次变化的原因是因为在CP=1期间,主触发器一直在接收数据,但主触发器在某些条件下(Q=0,CP=1期间J端出现正跳沿干扰或Q=1,CP=1期间K端出现正跳沿干扰),不能完全随输入信号的变化而发生相应的变化,以至影响从触发器 状态与输入信号的不对应。

    JK触发器分立元件构成的触发器

    两个PNP三极管(上拉管)并联构成二输入与非门电路,三个PNP三极管并联则构成三输入与非门电路。

    每个按键按下时提供高电平,松开时提供低电平。CLK按下时主触发器工作,松开时从触发器工作。

    词条图册

    更多图册

    参考资料

    1.

    Digital electronics and design with VHDL

    .google book.25/2/2008[引用日期2017-05-12]

    展开全文
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    JK触发器变为D触发器的实验仿真,实现JK触发器的拓展使用。
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    2021-10-04 02:07:12
    JK触发器教案.pdf
  • 寻找JK触发器清零端

    2015-12-12 01:46:18
    制作十进制计数器的辅助,十进制计数器-寻找JK触发器清零端
  • FPGA程序设计实验报告JK触发器.pdf
  • JK触发器的应用与仿真.pdf
  • 设主从JK触发器的原状态为1,按照图4.1(a)所给出的J、K、CP输入波形,画出触发器Q端的工作波形。解:此题信号K的某些跳变与CP脉冲的跳变发生在同一时刻,这是初学者容易感到疑惑的地方,所以要注意到,画Q次态波形时...

    设主从JK触发器的原状态为1,按照图4.1(a)所给出的J、K、CP输入波形,画出触发器Q端的工作波形。

    解:此题信号K的某些跳变与CP脉冲的跳变发生在同一时刻,这是初学者容易感到疑惑的地方,所以要注意到,画Q次态波形时应看CP脉冲下降沿前一刻的J、K值。画波形时,从第1个CP脉冲开始分析,看它的下降沿前的J、K为何值,再根据JK触发器真值表所述的功能,确定Q的次态,也就是CP脉冲下降沿触发以后Q的新次态。例如图(a)中第1个CP脉冲下降沿前一刻,J、K同为1。经CP脉冲触发后Q必然翻转,所以在第1个CP脉冲下降沿后由1变为0。这样分析下去,直到最后一个CP脉冲为止。故该题正确的端工作波形如图4.1(b)所示。

    电路图如图4.2(a)所示,输入信号CP 、Rd和D如图4.2(b)所示,试画出Q1、Q2的波形。

    解:这是有两个触发器的电路。首先要分辨两者之间的输入、输出的依赖关系。这里有J2=Q1,而D1的状态与后者无关。所以要先画出Q1波形,后画Q2波形。如果Q1波形画错,Q2波形也不可能正确。

    其次要注意到两个不同类型的触发器对CP脉冲的响应是不一样的,Q1的翻转对应CP脉冲的上升沿,Q2的翻转对应CP脉冲的下降沿。另外图中JK触发器的K2端悬空,一般输入端悬空就表示接“1”。

    在图(b)中,一开始RD就为0,所以Q1、Q2起始状态都为0。此后,RD一直保持为1,那么后面的6个CP脉冲都是有效触发。

    画Q1波形时,应遵循D触发器的次态方程Qn+1=D1。如第1个CP脉冲上升沿前一刻D1为1,该上升沿过后,Q1由0---1。值得特别注意的是第2个CP脉冲上升沿正对应着D1由0--1,Q1是否也立即由0--1呢?其实Q1继续为1,保持到第3个CP脉冲上升沿以后才由0---1。对第4个CP脉冲上升沿处的分析也是这样,此处,D1由0--1,而Q1并不立即变化,而是在第5个CP脉冲上升沿以后,Q1才由0--1。这种滞后的响应正是D触发器的特征。

    画Q2时,注意到Q1就是J2的值,而K2=1,根据CP脉冲下降沿触发的特点,由真值表确定次态,分析如前面例题所述。

    最后,Q1、Q2的工作波形如图4.2(c)所示。

    电路和输入波形CP 、A如图4.3(a), (b)所示,设起始状态Q1Q2=00,试画出Q1、Q2、B、C的输出波形。

    解: 该电路在两个触发器的基础上增加了组合电路。因为组合电路的特点是即刻的输出仅取决于即刻的输入。所以组合电路的输出波形仅依据输出函数的逻辑方程来画。根据图4.3(a),B 、C的逻辑方程为

    由上式可知,只有先画出时序电路的输出Q1、Q2的波形以后,才能画出B、C的波形。注意到D2=Q1,所以在画Q1、Q2波形时又要求先画Q1波形、后画Q2波形。

    画Q1、Q2的波形时对D触发器的分析如前面所述,从第1个CP脉冲开始分析,针对每个CP脉冲的上升沿,辨认D输入,再按Qn+1=D确定次态。最后得到输出波形如图4.3(c)所示。

    电路和输入波形CP 、A如图4.4 (a),(b)所示,设起始状态Q= 0,问经过3个CP脉冲以后Q、Z分别为什么值?

    解: 要解答这个问题。应正确地画出工作波形。在电路中有组合逻辑门,就应该首先写出它们的输出逻辑式。其中,Z=XQ ,。由于JK触发器的次态方程比较复杂,一般画波形时不利用其次态方程。而是根据每个CP脉冲下降沿前J、K值,结合真值表,确定CP脉冲下降沿后的Q的新状态。

    例如,Q的起始状态0,在第1个CP脉冲下降沿前一刻,。因为此时J、K都为1,在CP脉冲触发后,触发器必翻转。所以第1个CP脉冲下降沿以后,Q由0--1。照着这样分析下去,直到第4个CP脉冲为止(因题中给出了4个CP脉冲)。画出Q的波形后,再根据Z=XQ,画Z的对应波形。最后,得到的工作波形如图4.4(c)所示。从图(c)中可知,经过3个CP脉冲作用后,Q=1,Z=0。

    写出如图4.5所示的触发器的特征方程Qn+1, 此电路完成的是哪一种触发器的逻辑功能?

    解:CP=0时,D触发器状态保持,Qn+1=Qn ;

    CP=1时,电路的状态方程为

    Q n+1=D=KQn+KQ n

    同T触发器的特征方程相比较:

    Q n+1=TQn+TQ n

    则发现该电路相当于一个同T触发器的逻辑功能,电路输入K相当于式中T。

    一种特殊的同步R-S 触发器如图4.6所示。

    (1)列出状态转换真值表。

    (2)写出次态方程。

    (3)R与S是否需要约束条件?

    解:(1)列出电路的状态转换真值表。

    ①CP=0时:G=1,P=1,Qn+1=Qn,状态保持;

    ②CP=1时:

    若R=0,S=0,G=1,P=1,Qn+1=Qn,状态保持;

    若R=0 ,S=1,则G=0,P=1,从而Qn+1=1;

    若R=1,S=0,则G=1,P=0,从而Qn+1=0;

    若R=1 ,S=1,则G=1,P=0,从而Qn+1=0。

    电路的状态转换真值表如表4.6-1所示。

    表4.6-1 状态转换真值表

    (2)求次态方程。将表4.6-1转换成状态转换卡诺图(图4.6-2),从而得Qn+1

    (3)R与S不需要约束条件。

    图4.6-2 状态转换卡诺图

    提示与点评:本题是一个基本概念题,解题所用的方法也是基本分析方法,是必须掌握的。

    试画出JK 触发器转换成AB触发器的逻辑图。AB触发器的功能表如图4.7(a)所示。要求写出设计过程。

    解:(1)将AB触发器的功能表转换成卡诺图,如图4.7(b)所示卡诺图,得AB触发器的特性方程为

    (3)将AB触发器的特性方程同JK触发器的特性方程相比较:

    Qn+1=JQn+KQn

    得JK触发器的驱动方程为

    所以转换电路如图4.7(c)所示。

    展开全文
  • 电工电子技术:47 JK触发器与D触发器.ppt
  • 与输入主从JK触发器7472实验电路multisim源文件,multisim10及以上版本可以正常打开仿真,是教材上的电路,可以直接仿真,方便大家学习。
  • JK触发器的激励表出发,介绍了基于单边沿JK触发器的同步时序电路和异步时序电路设计,提出了双边沿JK触发器的完整状态方程,并以此为基础讨论了基于双边沿JK触发器的异步时序电路的设计方法.
  • JK触发器的EDA设计

    2014-05-25 18:37:54
    使用if语句和case语句设计一个带异步清零(高电平有效)和同步置数(低电平有效端的JK触发器
  • 将一个D触发器转换成JK触发器

    千次阅读 2022-04-12 18:09:25
    本篇是关于数字电路的实验:如何将一个D触发器转换成JK触发器并进行验证的过程,话不多说,开始正文: 一、实验原理: 我们知道D触发器的逻辑功能为,JK触发器的逻辑功能为。 要想转换,就需要用与门和非门,构造...

    第一次发博客,单纯想记录下自己实验的历程,能给后面有困难的同学带来帮助更好!

    本篇是关于数字电路的实验:如何将一个D触发器转换成JK触发器并进行验证的过程,话不多说,开始正文:

    一、实验原理:

    我们知道D触发器的逻辑功能为D=Q_{n+1},JK触发器的逻辑功能为Q_{n+1}=J\overline{Q_{n}}+\overline{K}Q_{n}

    要想转换,就需要用与门和非门,构造出以下的逻辑关系D=J\overline{Q_{n}}+\overline{K}Q_{n}

    因为D触发器为上边沿触发,JK触发器为下边沿触发,所以我在时钟信号上加了一个非门(这里是我自己觉得会比较好,有同学说是不用加的,没弄太清楚,希望大佬指正)

    二、实验器材:

    电源等器材不列举,这里只列举各种芯片:

    D触发器(7474),与门(7408),非门(7404),或门(7432)

    三、实验电路图:

    五、测试转换后的JK触发器功能

    这里只测试了改造后的JK触发器工作时的值是否正确,也就是R=S=1时的结果进行了测试,CH1为Qn的输出信号,CH2为时钟信号

     J=0K=O时

     

     

     J=0K=1时

     

     

    J=1K=0时

     

     

    J=1K=1时 

    c.实验数据记录,讨论实验结果

    J

    K

    触发变沿

    JK触发器Qn值

    改造的得到电路Qn值

    0

    0

    Qn

    Qn

    0

    1

    1

    1

    1

    0

    0

    0

    1

    1

    下边沿

                        \overline{Q_{n}}

                             \overline{Q_{n}}

     

    在J=K=1时,我们能看到CH1中的信号Qn在CH2信号的下降沿处发生了反转。

    测试符合预期,得到的D触发器改造的JK触发器符合要求。

    PS:这里提及下自己在实验过程中出现的问题:在逻辑分析仪采样的时候,采样率不要过高,同时时钟信号的频率应该大一点,才能看到完整的信号,这里我取到的频率为1kHz的时钟信号和4K的逻辑分析仪的采样率。

    展开全文
  • 任务一 基本RS触发器 任务二 同步触发器 任务三 主从触发器 退出 任务四 边沿触发器 任务五 不同类型触发器间的转换 CP=1期间有效 ...但主从JK触发器还存在着一次变化问题,即主从JK触发器中的主触发

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jk触发器