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  • 高速串行接口的简介

    2019-03-30 13:33:23
    xilinx官方的高速串行接口文档,非常经典,强烈推荐。对于初次接触高速串行接口的人,很多概念不清楚,该文档解释的非常好,看后豁然开朗。
  • 改文档详细的介绍了FPGA与dsp的交互接口。特别给出了串口收发模块的详细设计说明
  • 串行互连接口的速率在过去几年里得到了显著提高,每线的速率从2.5Gbit/s提高到10Gbit/s,而每个接口可以容纳1到32线。8B10B作为互连接口的一种编码技术,设计简单、性能出众,因此成为应用最广泛的技术。然而,它的...
  • 与传统并行丨/技术相比,串行方案提供了更大的带宽、更远的距离、更低的成本和更高的扩展能力,克服了并行l/O设计存在的缺陷在实际设计应用中,采用现场可编程门阵列FPGA实现高速串行接口是一种性价比较高的技术途径...
  • xilinx fpga 7系列的高速串行IP核的使用。项目名称: Xilinx 7 系列 FPGA 高速串行接口 GTP 的使用 FPGA: Xilinx XC7A200T fbg676 用户数据位宽: 4Byte 串行速率: 4.25Gbps
  • 赛灵思7系列FPGA内部集成了能实现高速数据收发RocketI/O模块,采用了CML高速电平逻辑、CDR、线路编码(8B/10B)和预加重等技术的RocketI/O硬核模块,可极大地减小时钟扭曲、信号衰减和线路噪声对接收性能的影响,...

    前言:

    年底了,换工作为了准备面试,综合全网各路老鸟的优质博客加上一些自己的理解,整理了如下学习笔记;蛮开心入职了自己满意的单位,分享出来,希望大家都有所收获。

    吉比特收发器(MGT)是吉比特级串行器/解串器(SERDES)的别名。赛灵思7系列FPGA内部集成了能实现高速数据收发RocketI/O模块,采用了CML高速电平逻辑、CDR、线路编码(8B/10B)和预加重等技术的RocketI/O硬核模块,可极大地减小时钟扭曲、信号衰减和线路噪声对接收性能的影响,从而使传输速率进一步提高,可用于实现吉比特以太网、PCI-Express、SRIO、SFP等常用接口。
    吉比特高速串行I/O的最大缺点在于对信号完整性的严格要求。而且板材、高速连接器和电缆的费用较高
    下图为赛灵思7系列FPGA高速串行接口(MGT)在各个型号芯片中的具体资源配置
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    *GTX结构与功能:

    (1) 7系列FPGA通常按照bank来分,对于GTX的bank,一般称为一个Quad,原因是一个bank(Quad)中有4个独立的GTX通道以及一个时钟模块。每个通道称呼为Channel。所以在GTX的代码中可以看到Channel这个底层原语。
    在这里插入图片描述

    GTXE2_CHANNEL/GTHE2_CHANNEL 就是最后IP例化的名称。
    GTXE2_COMMON/GTHE2_COMMON 就是最终IP中QPLL的名称.
    

    在这里插入图片描述
    每一个CHANNEL的TX与RX接口都是由PMA和PCS组成;GTX的最小必要单元就是PMA,其主要原因就是核心的模拟部分。而PCS理论上可以全部由FPGA普通逻辑来实现。当然作为硬核提供的PCS功能更多、性能更好、使用更方便;
    在这里插入图片描述

    PCS提供丰富的物理编码层特性,如8b/10b编码等;
    PMA部分为模拟电路,提供高性能的串行接口特性****
    TX模块工作原理:
    ①将需要发送的16/32bit并行数据通过内部fifo传给编码模块;
    ②编码后的数据需要跨时钟域到并串转换模块(PCS到PMA)缓存到fifo;
    ③并串转换完成后发给TX驱动器调整数据电器特性后从高速IO口发出;*
    RX模块工作原理与TX正好相反
    调整数据电器特性、串并转换、8B/10B编码。

    关于8B/10B编码的知识点:
    作用:8B/10B编码有平衡电平,防止出现连续1/0的功能,其最大的优势在于自带错误检查,当8b10b错 误的时候大概率是链路质量问题;
    缺点:8B/10B编码效率比较低,有20%的额外开销;常用于8G以下使用;
    改进:GTX还提供了GearboX,其内部包含64b/66b编码;

    在这里插入图片描述

    (2)每个CHANNEL都有自己的专用锁相环CPLL;同时每个CHANNEL也可公用 同一个QPLL;
    疑问:QPLL与CPLL有什么区别?
    解答:解答:QPLL一般用到更高频率时使用;当收发器的线速度非常高,其CPLL的频率范围已无法满足需求时,QPLL就出场了。在GTX里面,CPLL的频率范围为1.6GHz~3.3GHz,支持的最高线速度为6.6Gb/s。QPLL的工作频率在低波段模式时为5.93 GHz到8.0GHz,在高波段的工作频率为9.8GHz~12.5GHz。无论是artix、kintex还是virtex,PLL的频率范围决定了收发器的最高线速度。
    时钟的独立性:TX/RX的时钟独立,channel 时钟的独立,QUAD时钟的独立。
    时钟可选择性:TX/RX的时钟可选,channel 时钟的可选,QUAD时钟的可选。
    CPLL通常用于低速率传输通常在3.125G以下,QPLL通常用于高速率传输,QPLL的时钟更加精确,原则是能用QPLL就不用CPLL
    在这里插入图片描述

    硬件设计指导(K7-325T为例)

    (1)概述:

    GTX/GTH收发器管脚定义
    在这里插入图片描述

    每种电压在GTX模块内部的具体作用点
    在这里插入图片描述

    K7具体供电电压需求
    在这里插入图片描述

    在这里插入图片描述

    RCAL电路仅在FPGA配置器件执行校准功能,在配置前所有的模拟电压必须达到要求电压及其容忍误差,如果没使用Quad,MGTAVTTRCAL和MGTRREF管脚必须接地,电阻精度1%,PCB走线满足等长;

    (2)时钟设计

    在这里插入图片描述

    MGTREFCLK输入buffer详细结构图中时钟管脚内部上拉至0.8V,当MGTAVCC收发器驱动电压不满足要求时,其参考时钟有可能出现问题;
    当为GTX/GTH收发器选择晶振时,注意一下问题:

    • 晶振输出管脚与GTX/GTH收发器Quad时钟输入管脚之间需要AC耦合
      疑问:Quad时钟输入管脚对应哪一个REFCLK(0 or 1)?
      解答:软件可以通过任意一个参考时钟通道连接到QPLL上;
    • 参考时钟差分电压摆幅满足开关特性要求;
    • 遵守晶振供电、布局布线、噪声特性要求;
    • 保持差分线阻抗连续(不要跨分割,以完整低平面为参考);
      FPGA收发器GTX/GTH参考时钟接口电平有两种连接方式:LVDS与LVPECL;
      如果参考时钟未使用,则参考时钟MGTREFCLKP和MGTREFCLKN应该悬空。
      在这里插入图片描述

    在这里插入图片描述

    LVPECl耦合链路上的偏置电阻应以晶振推荐值为准;
    AC耦合电容的作用(0.1uf):

    • 阻断外部晶振与收发器Quad专用时钟管脚之间的DC电流,降低功耗;(隔直通交)
    • AC耦合电容和参考时钟输入端构成高通滤波器,衰减参考时钟偏移(时域上);
    • 保持电容两端电压独立,互不干扰。

    (3)电源滤波设计

    GTX/GTH收发器对电源噪声比较敏感,电源噪声会导致收发器性能下降,来源于:

    • 电源稳压器噪声(DCDC)
    • 其他电路耦合
    • 电源分布网络
      在FPGA输入管脚测量的总的噪声Vpk-pk不能超过10mV,正常情况下,GTX/GTH模拟电源最后一级稳压器应尽量靠近收发器供电管脚,减小稳压器输出管脚到收发器电源输入管脚之间的距离,降低耦合噪声的概率;
      在这里插入图片描述

    虽然GTX模块对上电时序没有要求,但是任意的上电顺序也不会损坏芯片,但为了减少上电的瞬间电流,推荐一下上电顺序:
    MGTVCCAUX > MGTAVCC > MGTAVTT。

    其他资源介绍:
    GTX的预加重和均衡:当使用到GTX的物理接口出现信号质量不佳,数据丢包,校验出错之类的情况时,为了提高信号质量,可以使用GTX提供的预加重、均衡、调整输出振幅等功能。预加重和调整输出振幅用于数据发送方向,均衡用于数据接收方向

    展开全文
  • 全球领先的非易失性铁电存储器 (FRAM) 和集成半导体产品开发商及供应商Ramtron International Corporation宣布推出FM33x产品系列,这是带高速串行接口(SPI) 的全新FRAM-Enhanced:trade_mark: Processor Companions...
  • QT5下的高速串口访问

    2018-07-09 20:25:59
    win7 qt5.6测试完成版本.修改相应的小问题,可以根据我的博客进行完全可以使用的测试。
  • 数字系统的设计师们面临着许多新的挑战,例如使用采用了串行器/解串器(SERDES)技术的高速串行接口来取代传统的并行总线架构。基于SERDES的设计增加了带宽,减少了信号数量,同时带来了诸如减少布线冲突、降低开关...
  • 针对传统ADC/DAC应用中采样数据并行传输存在线间串扰大、同步难等问题,设计了一种基于高速串行协议——JESD204B的数据收发接口。以Xilinx公司V7系列FPGA为核心控制单元设计电路,在单通道传输速率为6 Gb/s的条件下...
  • 近几年来,随着便携式、手提式电子产品的日益增多,MAXIM系列产品的应用也越来越广 泛,这里详细介绍了MAX121芯片在数字信号处理高速串行接口电路方面的应用。同时MAX121集成电路也在语言识别和合成、DSP伺服合成、频谱...
  • 全球领先的非易失性铁电存储器 (FRAM) 和集成半导体产品开发商及供应商Ramtron International Corporation宣布推出FM33x产品系列,这是带高速串行SPI接口的全新内含FRAM处理器外围系列产品。FM33x系列在小型封装中...
  • 高速串行serdes接口.zip

    2020-07-19 11:47:13
    JEDEC标准,JESD204C协议,还有ESIstream协议,JESD204B协议,有的我是下载的有的是买的,也是为了以后下载东西方便一点,希望各位谅解,本人研究高速串行接口,FPGA,希望能相互交流
  • 高速串口设计参考文件,做硬件的可能需要:注意涉及SERDES
  • 基于FPGA实现Aurora高速串行接口

    千次阅读 2020-10-17 12:35:43
    1)采用并行方式传输高速的数据流有很多设计难点,未来高速数据传输主要采用串行方式传输, Xilinx公司也推出了内嵌高速串行收发器Rocket I/O的FPGA产品 ,并在此基础上开发了Aurora协议。 2)Aurora协议是由Xilinx...

    0 本文目录

    1)Aurora简介

    2)FPGA简介

    3)系统设计

    4)逻辑设计

    5)模块设计

    6)Aurora IP核简介

    7)Aurora IP核定制

    8)Aurora协议特点

    9)结束语

    1 Aurora简介

    1)采用并行方式传输高速的数据流有很多设计难点,未来高速数据传输主要采用串行方式传输, Xilinx公司也推出了内嵌高速串行收发器Rocket I/O的FPGA产品 ,并在此基础上开发了Aurora协议。

    2)Aurora协议是由Xilinx 公司提出的开放、免费、轻量级的可配置数据链路层协议,主要用于在多个高速串行通道之间进行点对点的数据传输,由于具有高速数据传输和简单易用的特点而得到了系统设计者的关注。其设计目的是使其他高层协议可以很简单地运行在Aurora之上,其中Aurora IP核支持与光纤的无缝连接,传输过程中抗电磁干扰能力强,集成度高,具有很强的灵活性。目前的光模块速率已经达到10Gbps及以上。

    2 FPGA简介

    1)现场可编程门阵列(FPGA),FPGA是可重新编程的硅芯片。

    2)FPGA优点:与DSP和ARM相比,FPGA在数据采集领域有着极其重要的地位。FPGA具有时钟频率高、内部延时小、纯硬件并行控制、运算速度快、编程配置灵活、开发周期短、抗干扰能力强、内部资源丰富等优点,非常适用于实时高速数据采集。

    3 系统设计

    1)整个系

    展开全文
  • 因为STC单片机有独立的波特率发生器,所以使用STC单片机实现115200的高速串口通信就变得相当简单了。
  • 高性能数据转换器是第五代移动通信基站系统的核心器件,其采样速率不低于3 GS/s、分辨率高于12 bit,因此高速串行接口取代传统接口电路成为必然趋势。基于JESD204B协议设计了一种应用于3 GS/s 12 bit ADCs的高速串行...
  • 同轴电缆长距离串口传输信号,采用高速10MHz光耦的隔离,通过32位CPUSTM32F103C8的调控,可以克服漏电影响,实现1MHz的波特率传输。
  • FPGA的GTP高速串行接口数据收发

    千次阅读 2018-10-25 23:20:30
    GTP(吉比特收发器)简称Gigabit Transceiver with Low Power,经常应用于板级通信,板与板,应用在高速串行接口的数据收发。在A7系列芯片中我们叫GTP、在K7系列我们叫GTX、V系列叫GTH、对于不同速度等级的高速通信...

    GTP(吉比特收发器)简称Gigabit Transceiver with Low Power,经常应用于板级通信,板与板,应用在高速串行接口的数据收发。在A7系列芯片中我们叫GTP、在K7系列我们叫GTX、V系列叫GTH、对于不同速度等级的高速通信的物理接口。

    首先就是要了解aurora IP帧模式

    Aurora 协议是由Xilinx 公司提供的一个开放、免费的链路层协议,可以用来进行点到点的串行数据传输,具有实现高性能数据传输系统的高效率和简单易用的特点。Aurora 8b10协议是一个可扩展的、轻量级的链路层协议,可以用于单路或者多路串行数据通信

    1. AuroraIP帧模式                                                          

    1.1 IP核配置                                                                 

        Lane width Byte=4Bytes设置了用户AXI-Stream接口位宽是32bit 

        Lane Rate=5.0Gbps设置了高速串行总线的数据速率 

        GT Refclk=125Mhz 设置了高速串行总线参考时钟频率,需要参考板卡实际连接的晶振频率 

        Init clk=50Mhz用于初始化和产生复位的信号,请使用独立的时钟不要使用本IP核生成的用户时钟。 

        Drp clk=50Mhz 用于DRP配置的时钟,此时钟可以与Init clk 一致。 

        DataFlow Mode=Duplex 通信模式选择全双工,也可以选择单收或单发. 

        Interface =Frame用户接口模式选择帧模式,帧模式帧内部含有起始字节和结束字节,选择性使能CRC 

       用于数据校验,相对比流模式效率降低,但是能感知帧内是否出错。 

        Flow Control = UFC流控信号选择User Flow Control,加入流控机制,流控信息可以更优先的传送, 

       只有在Frame模式下可以选择。 

        Error Detection = CRC使能CRC校验帧数据是否出错。 

        GT Selection -> Lanes = 1;RefClk=GTPQ0选择高速接口数量和参考时钟,这部分设置芯片有专用管 

       脚对应,根据实际板卡和芯片型号选择。 

        Shared Logic = Include shared logic in core 共享逻辑资源不输出共享信号接口,只包含在IP核内 

       部,在共享模式下一些时钟PLL资源可以给多个核使用。 

        INITCLK = Single ended 初始化时钟选择单端时钟 

        未注明的设置选项保持默认即可 

    1.2 复位时序                                                             

    上电后GT_Reset和Reset同时复位,GT_Reset提前128clk退出复位,当LaneUp&ChannelUp出现下降沿后 

    触发复位时序,Reset提前进入复位,128个时钟后GT_Reset进入复位状态,GT_Reset保持128时钟周期后 

    退出复位,之后再经过128时钟周期Reset退出复位,复位顺序完成。

    1.3 用户流控信号   

    1.3.1 用户流控信号时序 

    用户流控信号可以插入数据流中,从而在接收端可以降低缓冲buffer压力,一般应用场景,当接收端 

    buffer即将溢出时,给发送端发送指令,使得发送端插入流控数据降低接收端数据量防止溢出。

    2. 帧模式结构框图      

                                                     

    tx_ctrl和rx_ctrl模块是用户设计模块。tx_ctrl产生 

    测试数据源,通过Aurora IP发送到传输介质中,接收端接收数据并检测CRC检测结果,并对CRC错包计 

    数。在调试期间可以用xilinx调试IP的VIO功能监测错包数量。

     

    展开全文
  •  对于智能手机而言,在连接显示屏、摄像头及数据端口I/O的接口方面,正越来越多地通过串行接口标准提供差分信令。这些串行接口标准有如移动行业处理器接口(MIPI?)、通用串行总线(USB)、高清多媒体接口(HDMI)...
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