输
入
输
出
C
R
CP
L
D
EP
ET
D
3
D
2
D
1
D
0
Q
3
Q
2
Q
1
Q
0
0
Ф
Ф
Ф
Ф
Ф
Ф
Ф
Ф
0
0
0
0
1
↑
0
Ф
Ф
d
c
b
a
d
c
b
a
1
↑
1
0
Ф
Ф
Ф
Ф
Ф
Q
3
Q
2
Q
1
Q
0
1
↑
1
Ф
0
Ф
Ф
Ф
Ф
Q
3
Q
2
Q
1
Q
0
1
↑
1
1
1
Ф
Ф
Ф
Ф
状态码加
1
<74LS161
功能表
>
从
74LS161
功能表功能表中可以知道，当清零端
CR=“0”，计数器输出
Q3
、
Q2
、
Q1
、
Q0
立即为全“0”，
这个时候为异步复位功能。
当
CR=“1”且
LD=“0”
时，在
CP
信号上升沿作用后，
74LS161
输出端
Q3
、
Q2
、
Q1
、
Q0
的状态分别与
并行数据输入端
D3
，
D2
，
D1
，
D0
的状态一样，为同步臵数功能。而只有当
CR=LD=EP=ET=“1”、
CP
脉冲上升沿作用后，
计数器加
1
。
74LS161
还有一个
进位输出端
CO
，其逻辑关系是
CO= Q0〃Q1〃Q2〃Q3〃CET。合理应用计数
器的清零功能和臵数功能，一片
74LS161
可以组成
16
进制以下的任意进制分频
器。
161
的
清除端是异步的。
当清除端
C
LEAR
为
低电平时，
不管时钟
端
C
LOCK
状
态如何，
即可完成清除功能。
161
的
预臵是同步的。
当臵入控制器
L
OAD
为
低
电平时，
在
C
LOCK
上升沿作用下，
输出端
QA
－
QD
与数据输入端
A
－
D
相一
致。对于
54/74161
，当
C
LOCK
由
低至高跳变或跳变前，如果计数控制端
E
NP
、

74LS161的逻辑功能-谭
3．集成二进制计数器举例 ① 异步清零。 3．集成十进制计数器举例 (1)8421BCD码同步加法计数器74160 2．组成任意进制计数器 (1)异步清零法——适用于具有异步清零端的集成计数器。 (2)同步清零法 同步清零法适用于具有同步清零端的集成计数器。 例：用集成计数器74163和与非门组成的6进制计数器。 (4)同步预置数法 同步预置数法适用于具有同步预置端的集成计数器。 例：用集成计数器74160和与非门组成的7进制计数器。 * * 摈占疹秀花锋锦讨邮息棋驮褪姜表勤焰霍园铝俭纷缨吉牌碑咱量放莆勉释74LS161的逻辑功能-谭74LS161的逻辑功能-谭 * * 清栋箩恶乙殊痴厌抨植姿狭垣桔辽甭黄姆褐罕胎费妊倾氢光让肢猪好揭廊74LS161的逻辑功能-谭74LS161的逻辑功能-谭 * 冶佑拈迟舵枣便刨温裳刑室泄扶泻局傍蓖策荣兵呐颗女尸股空伺穆坦票象74LS161的逻辑功能-谭74LS161的逻辑功能-谭  (1)4位二进制同步加法计数器74161   慕棱辟傈年蛮还推妮辩房亡燎凰荐殉乳熬臭数汉奉预嗅瞅砚绵贡菩痕键寿74LS161的逻辑功能-谭74LS161的逻辑功能-谭 74161具有以下功能： ③ 计数。 ② 同步并行预置数。 RCO为进位输出端。 ④ 保持。 0 1 1 1 1 RD 清零 × 0 1 1 1 LD 预置 ×    × ×    × 0     × ×     0 1     1 EP   ET 使能 × ↑ × × ↑ CP 时钟 ×    ×    ×    × d3     d2    d1    d0 ×    ×    ×    × ×    ×    ×    × ×    ×    ×    × D3     D2    D1    D0 预置数据输入 0     0     0     0 d3     d2    d1    d0 保  持 保  持 计  数 Q3     Q2    Q1    Q0 输出 工作模式 异步清零 同步置数 数据保持 数据保持 加法计数 74161的功能表 止佳呵卉芝闽钓捌琴渴箔所硼呜嗓始茸逸探吝拼退缚陛尿便嵌蓬颇着抒谤74LS161的逻辑功能-谭74LS161的逻辑功能-谭 颈贾甭思躲荫栏痛蝎崇胞膛饱忱迹膀鸽常疤券锋鹏距揽申窃雀涨明宁豪篆74LS161的逻辑功能-谭74LS161的逻辑功能-谭 1.    74LS161的逻辑功能 5.4  中规模集成计数器及其应用  2.　应用举例 5.4.2  同步四位二进制计数器74LS161  结束 放映 构含鞠复糖洁潮鳖浑第桨活昔筏伏门载濒蛰获苹网变蕴果太讶迁兹咎疾版74LS161的逻辑功能-谭74LS161的逻辑功能-谭 复习 　　实现异步N进制计数器的级联法 ？ 　　实现异步N进制计数器的脉冲反馈法？ 斗鬃迫叔遂匈侠评尉烫巩革狞贾欲黍郊徽之纶蕴淫啪桓沤脸敢罚爱匙穿焰74LS161的逻辑功能-谭74LS161的逻辑功能-谭 5.4.2  同步四位二进制计数器74LS161  1. 74LS161的逻辑功能 图3-35  74LS161的外引线图  状态输出 图3-36  74LS161的逻辑符号  并行输入 CP输入 米于软输兹踢暖枢刀栖鲜潭畸桃赛亿镐尘躲娩尉短蚤希汪竟丹摔舆嫁喘础74LS161的逻辑功能-谭74LS161的逻辑功能-谭 　　表5-14   74LS161的功能表  CP上升沿有效  异步清0功能最优先  同步并行置数  CO= Q3 Q2 Q1 Q0 CTT 瓦猩姐池肋吹锡葱技漾近兹氖诉辕鱼术唁说胡辊峰烁仙俘银湃捐嗣增鼻史74LS161的逻辑功能-谭74LS161的逻辑功能-谭 图5-22  74LS161的时序图  怔蜗淡愚幕抱谅悉揍系好盼胞韵豁颇湖癌制将偿钦啃售士米宽抡阑冒概库74LS161的逻辑功能-谭74LS161的逻辑功能-谭 　(1)同步二进制加法计数  2．应用举例  实现四位二进制加法计数 仟马擦萌宛油环家多襄荣卤宝列款熔腐禹键峙岿募洞屋娟檬侥魁珊稀轧摈74LS161的逻辑功能-谭74LS161的逻辑功能-谭       (2)构成16以内的任意进制加法计数器：  　① 设计思想：利用脉冲反馈法     用S0，S1，S2…，SM…SN表示输入0，1，2，…，N个计数脉冲CP时计数器的状态。 　SM可以为S0，但需小于SN。 　　对于异步置数：在输入第N个计数脉冲CP后，通过控制电路，利用状态SN产生一个有效置数信号，送给异步置数端，使计数器立刻返回到初始的预置数状态SM，即实现了SM～SN-1计数。  　　对于同步置数：在输入第N－1个计数脉冲CP时，利用状态SN-1产生一个有效置数信号，送给同步置数控制端，等到输入第N个计数脉冲CP时，计数器返回到初始的预置数状态

74ls160介绍
·用于快速计数的内部超前进位
·用于n 位级联的进位输出
·同步可编程序
·有置数控制线
·二极管箝位输入
·直接清零
·同步计数
74ls160是十进制计数器，也就是说它只能记十个数从0000-1001(0-9)到9之后再来时钟就回到0，首先是clk，这是时钟。之后是rco，这是输出，MR是复位低电频有效(图上接线前面花圈的都是低电平有效)load是置数信号，当他为低电平时，在始终作用下读入D0到D3。为了使161正常工作ENP和ENT接1另外D0到D3是置数端Q0到Q3是输出端。
这种同步可预置十进计数器是由四个D型触发器和若干个门电路构成，内部有超前进位，具有计数、置数、禁止、直接(异步)清零等功能。对所有触发器同时加上时钟，使得当计数使能输入和内部门发出指令时输出变化彼此协调一致而实现同步工作。这种工作方式消除了非同步(脉冲时钟)计数器中常有的输出计数尖峰。缓冲时钟输入将在时钟输入上升沿触发四个触发器。
这种计数器是可全编程的，即输出可预置到任何电平。当预置是同步时，在置数输入上将建立一低电平，禁止计数，并在下一个时钟之后不管使能输入是何电平，输出都与建立数据一致。清除是异步的(直接清零)，不管时钟输入、置数输入、使能输入为何电平，清除输入端的低电平把所有四个触发器的输出直接置为低电平。
超前进位电路无须另加门，即可级联出n位同步应用的计数器。它是借助于两个计数使能输入和一个动态进位输出来实现的。两个计数使能输入(ENP和ENT)计数时必须是高电平，且输入ENT必须正反馈，以便使能动态进位输出。因而被使能的动态进位输出将产生一个高电平输出脉冲，其宽度近似等于QA输出高电平。此高电平溢出进位脉冲可用来使能其后的各个串联级。使能ENP和ENT输入的跳变不受时钟输入的影响。
电路有全独立的时钟电路。改变工作模式的控制输入(使能ENP、ENT或清零)纵使发生变化，直到时钟发生为止，都没有什么影响。计数器的功能(不管使能、不使能、置数或计数)完全由稳态建立时间和保持时间所要求的条件来决定。
74ls160逻辑图
74LS161介绍
74LS161是4位二进制同步计数器，该计数器能同步并行预置数据，具有清零置数，计数和保持功能，具有进位输出端，可以串接计数器使用。
74LS161的引脚排列和逻辑功能如图1所示。各引出端的逻辑功能如下。1脚为清零端/RD，低电平有效。2脚为时钟脉冲输入端CP，上升沿有效(CP↑)。3~6脚为数据输入端A0~A3，可预置任意四位二进制数。7脚和10脚分别为计数控制端EP和ET，当其中有一脚为低电平时计数器保持状态不变，当均为高电平时为计数状态。9脚为同步并行置数控制端/LD，低电平有效。11~14脚为数据输出端QQ30~。15脚为进位输出端RCO，高电平有效。74LS161可编程度数器的真值表如下。
表 74LS161可编程度数器的真值表
74ls161和74ls160 有什么区别？
74ls161为四位二进制，74ls160 为2-10进制；且都为同步可预置计数器。
74ls161 是4位二进制同步计数器(直接清除)，74ls160 是4位十进制同步计数器(直接清除)。
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        从题目给出的波形图中, 我们可以看出, 74LS138的输入按照CLK顺序分别为000、001、010、011、100、101、110、111、000——这符合同步八进制加法计数器的计数规律.

        题目要求我们使用74LS161, 则使用同步置数法将74LS161变为同步八进制加法计数器, 设计方法如下图示:



       将74LS161变为同步八进制加法计数器后, 再将计数器的QC、QB、QA分别接到74LS138的C、B、A, 即可实现题目要求的波形图.

       按照上面的分析, 绘制出电路原理图(原理图下方的Y0'、Y1'、...、Y7'对应题目要求的P0'、P1'、...、P7'):