· RTL和门级优化，本地编译结构，编译仿真速度快，跨平台跨版本仿真；· 单内核VHDL和Verilog混合仿真；· 源代码模版和助手，项目管理；· 集成了性能分析、波形比较、代码覆盖、数据流ChaseX、Signal Spy、虚拟对象Virtual Object、Memory窗口、Assertion窗口、源码窗口显示信号值、信号条件断点等众多调试功能；· C和Tcl/Tk接口，C调试；· 对SystemC的直接支持，和HDL任意混合；· 支持SystemVerilog的设计功能；· 对系统级描述语言的最全面支持，SystemVerilog，SystemC，PSL；· ASIC Sign off。· 可以单独或同时进行行为（behavioral）、RTL级、和门级（gate-level）的代码。