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  • DRAM工作原理

    2012-10-30 20:37:55
    DRAM的基本知识 通俗易懂 看了就知道了
  • SRAM和DRAM工作原理介绍

    千次阅读 2020-10-23 20:24:26
    这篇博客介绍了一下SRAM和DRAM工作原理,希望能和大家一起努力,共同进步~

    目录

    前言

    一、SRAM

    1、简介

    2、电路图

    3、工作原理

    二、DRAM

    1、简介

    2、电路图

    3、工作原理

    三、价格及差异对比

    总结


    前言

    今天更新一篇SRAM和DRAM相关的博客,工作原理以及差异都会说明。

    一、SRAM

    1、简介

    SRAM(Static Random Access Memory),静态随机存取存储器。

    2、电路图

        

    3、工作原理

    假设Q(Q_B为1)的初始状态为0,word为0。

    数据写入1:(1)bit拉为1(bit_B)为0;(2)word由0拉为1,M5、M6导通,Q为1;(3)M1截止,M3导通,M2导通,M4截止;(4)word置0,M5、M6关闭,Q处于1状态。

    数据读出1:(1)预充bit和bit_B为1;(2)word由0拉为1,bit_B通过M6、M2放电到0,bit通过M3、M5充电到1;(3)word置0,M5、M6关闭,完成读过程。

    数据保持:(1)word为0时,M5、M6截止,内部的状态Q和Q_B保持。

    二、DRAM

    1、简介

    DRAM(Dynamic Random Access Memory),动态随机存取存储器。

    2、电路图

    前提:(1)施加到存储电容上的电压为1/2的电源电压(Vcc/2);(2)由于电子是带负电荷,因此电子越多处的电势就越低。

    3、工作原理

    类比水库,将水库顶部的电势定为0V,水库底部的电势定为Vcc,存储资料、写入资料及读取资料类比储水、进水、放水。

    存储资料:当水库闸门关闭时(行地址线路Vth = 0V),水库中的水无法流水,上游的水也无法流入,存储在水库中的水的水位保持不变,,因此可以实现存储资料的目的。

           

    写入资料(写入0):(1)由于之前可能有资料,水库中可能是满水或者缺水空水的状态;(2)将上游水道(列地址线路)中的水位上升到满水,相当于低电位状态(列地址线路Vcc = 0V);(3)利用行地址线路控制(Vth = 高电平)将上游闸门打开,由于上游水道(列地址线路Vcc = 0V)水位全满为高水位状态,因此根据水库中水位状态,会将水池填满,使得水库变为高水位(低电平状态0)。

             

    读取资料(读出0):DRAM存储单元中读取资料时,一般使用的列地址选路Vcc/2预充电技术。(1)水库中水位全满(电位0V),水道中水位先预设在2.5V;(2)打开水闸,也就是行地址线路为高电平,使得水库中的水回流到水道(列地址线路)中,由于水库中水量很小,因此只能使得水道中水位微幅上升。当感应放大器检测到水道的水位产生delta的变化时,就可以辨别出水库(电容)中的资料为0。

    其中,水位的变化为:delta = 5/2(1 + Cb/Cs),水道(列地址线路)的电容量大于水库(行地址线路)的容量。由于没有外界水道中的水来补充水库,那么水库中的水位由于蒸发、渗透会慢慢减少,最后干涸。因此,原理图中的电容也一样,需要隔一段时间刷新、充电,这就是动态的原因。

    三、价格及差异对比

    1、SRAM速度快但面积大,因此相对DRAM集成度低,功耗大,但是速度快,同面积上可以制造更多的DRAM但只能有很少的SRAM,所以注定SRAM不可以大容量存储,所以价格更贵。

    2、SRAM晶体管很多,发热量大,也限制了大面积。DRAM需要不停地刷新电路,否则内部的数据将会消失。同时不停刷新电路的功耗是很高的,在我们的PC待机时消耗的电量有很大一部分都来自于对内存的刷新。

    总结

    今天更新了一下SRAM以及DRAM的差异,在介绍DRAM时,博主曾经看到了这个水库的例子,觉得生动形象,同学们可以借水库来更好地理解DRAM的工作过程。

    展开全文
  • 内存基本知识
  • DRAM模块原理

    2020-11-12 17:31:53
    DRAM 的英文全称是"Dynamic RAM",翻译成中文就是"动态随机存储器"。。DRAM 只能将数据保持很短的时间。为了保持数据,DRAM 必须隔一段时间刷新(refresh)一次。如果存储单元没有被刷新,数据就会丢失。 DRAM用于...
  • DRAM原理

    千次阅读 多人点赞 2019-11-20 16:11:35
    原理层面上看,一个最简单的,存储一个 Bit 信息的 DRAM Storage Cell 的结构如下图所示: 由以下 4 个部分组成: Storage Capacitor,即存储电容,它通过存储在其中的电荷的多和少,或者说电容两端...

    1. Storage Capacitor

     

    DRAM Storage Cell 使用 Storage Capacitor 来存储 Bit 信息。

    从原理层面上看,一个最简单的,存储一个 Bit 信息的 DRAM Storage Cell 的结构如下图所示:

     

    由以下 4 个部分组成:

    • Storage Capacitor,即存储电容,它通过存储在其中的电荷的多和少,或者说电容两端电压差的高和低,来表示逻辑上的 1 和 0。
    • Access Transistor,即访问晶体管,它的导通和截止,决定了允许或禁止对 Storage Capacitor 所存储的信息的读取和改写。
    • Wordline,即字线,它决定了 Access Transistor 的导通或者截止。
    • Bitline,即位线,它是外界访问 Storage Capacitor 的唯一通道,当 Access Transistor 导通后,外界可以通过 Bitline 对 Storage Capacitor 进行读取或者写入操作。

    Storage Capacitor 的 Common 端接在 Vcc/2。
    当 Storage Capacitor 存储的信息为 1 时,另一端电压为 Vcc,此时其所存储的电荷

    Q = +Vcc/2 / C

    当 Storage Capacitor 存储的信息为 0 时,另一端电压为 0,此时其所存储的电荷

    Q = -Vcc/2 / C

    1.1 数据读写原理

    从上面的结构图上分析,我们可以很容易的推测出 DRAM Storage Cell 的数据读写流程:

    1. 读数据时,Wordline 设为逻辑高电平,打开 Access Transistor,然后读取 Bitline 上的状态
    2. 写数据时,先把要写入的电平状态设定到 Bitline 上,然后打开 Access Transistor,通过 Bitline 改变 Storage Capacitor 内部的状态。

    然而,在具体实现上,如果按照上面的流程对 DRAM Storage Cell 进行读写,会遇到以下的问题:

    1. 外界的逻辑电平与 Storage Capacitor 的电平不匹配
      由于 Bitline 的电容值比 Storage Capacitor 要大的多(通常为 10 倍以上),当 Access Transistor 导通后,如果 Storage Capacitor 存储的信息为 1 时,Bitline 电压变化非常小。外界电路无法直接通过 Bitline 来读取 Storage Capacitor 所存储的信息。

    2. 进行一次读取操作后,Storage Capacitor 存储的电荷会变化
      在进行一次读取操作的过程中,Access Transistor 导通后,由于 Bitline 和 Storage Capacitor 端的电压不一致,会导致 Storage Capacitor 中存储的电荷量被改变。最终可能会导致在下一次读取操作过程中,无法正确的判断 Storage Capacitor 内存储的信息。

    3. 由于 Capacitor 的物理特性,即使不进行读写操作,其所存储的电荷都会慢慢变少
      这个特性要求 DRAM 在没有读写操作时,也要主动对 Storage Capacitor 进行电荷恢复的操作。

    为解决上述的问题,DRAM 在设计上,引入了 Differential Sense Amplifier。

    2. Differential Sense Amplifier

    Differential Sense Amplifier 包含 Sensing Circuit 和 Voltage Equalization Circuit 两个主要部分。它主要的功能就是将 Storage Capacitor 存储的信息转换为逻辑 1 或者 0 所对应的电压,并且呈现到 Bitline 上。同时,在完成一次读取操作后,通过 Bitline 将 Storage Capacitor 中的电荷恢复到读取之前的状态。

     

    在后面的小节中,我们通过完整的数据读取和写入过程,来了解 Differential Sense Amplifier 工作原理。

    2.1 Read Operation

    一个完整的 Read Operation 包含了,Precharge、Access、Sense、Restore 四个阶段。后续的小节中,将描述从 Storage Capacitor 读取 Bit 1 的完整过程。

    2.1.1 Precharge

    在这个阶段,首先会通过控制 EQ 信号,让 Te1、Te2、Te3 晶体管处于导通状态,将 Bitline 和 /Bitline 线上的电压稳定在 Vref 上, Vref = Vcc/2。然后进入到下一个阶段。

    2.1.2 Access

    经过 Precharge 阶段, Bitline 和 /Bitline 线上的电压已经稳定在 Vref 上了,此时,通过控制 Wordline 信号,将 Ta 晶体管导通。Storage Capacitor 中存储正电荷会流向 Bitline,继而将 Bitline 的电压拉升到 Vref+。然后进入到下一个阶段。

    2.1.3 Sense

    由于在 Access 阶段,Bitline 的电压被拉升到 Vref+,Tn2 会比 Tn1 更具导通性,Tp1 则会比 Tp2 更具导通性。
    此时,SAN (Sense-Amplifier N-Fet Control) 会被设定为逻辑 0 的电压,SAP (Sense-Amplifier P-Fet Control) 则会被设定为逻辑 1 的电压,即 Vcc。由于 Tn2 会比 Tn1 更具导通性,/Bitline 上的电压会更快被 SAN 拉到逻辑 0 电压,同理,Bitline 上的电压也会更快被 SAP 拉到逻辑 1 电压。接着 Tp1 和 Tn2 进入导通状态,Tp2 和 Tn1 进入截止状态。
    最后,Bitline 和 /Bitline 的电压都进入稳定状态,正确的呈现了 Storage Capacitor 所存储的信息 Bit。

    2.1.4 Restore

    在完成 Sense 阶段的操作后,Bitline 线处于稳定的逻辑 1 电压 Vcc,此时 Bitline 会对 Storage Capacitor 进行充电。经过特定的时间后,Storage Capacitor 的电荷就可以恢复到读取操作前的状态。

    最后,通过 CSL 信号,让 Tc1 和 Tc2 进入导通状态,外界就可以从 Bitline 上读取到具体的信息。

    2.1.5 Timing

    整个 Read Operation 的时序如下图所示,其中的 Vcc 即为逻辑 1 所对应的电压,Gnd 为逻辑 0。

    3. Write Operation

    Write Operation 的前期流程和 Read Operation 是一样的,执行 Precharge、Access、Sense 和 Restore 操作。差异在于,在 Restore 阶段后,还会进行 Write Recovery 操作。

    3.1 Write Recovery

    在 Write Recovery 阶段时,通过控制 WE (Write Enable) 信号,让 Tw1 和 Tw2 进入导通状态。此时,Bitline 会被 input 拉到逻辑 0 电平,/Bitline 则会被 /input 拉到逻辑 1 电平。
    经过特定的时间后,当 Storage Capacitor 的电荷被 Discharge 到 0 状态时,就可以通过控制 Wordline,将 Storage Capacitor 的 Access Transistor 截止,写入 0 的操作就完成了。

    4. 参考资料

    1. Memory Systems - Cache Dram and Disk

    DRAM 原理 2 :DRAM Memory Organization

    作者:codingbelief 发布于:2016-6-14 22:43 分类:基础技术

    在 DRAM Storage Cell 章节中,介绍了单个 Cell 的结构。在本章节中,将介绍 DRAM 中 Cells 的组织方式。

    为了更清晰的描述 Cells 的组织方式,我们先对上一章节中的 DRAM Storage Cell 进行抽象,最后得到新的结构图,如下:

     

     

     

    1. Memory Array

    DRAM 在设计上,将所有的 Cells 以特定的方式组成一个 Memory Array。本小节将介绍 DRAM 中是如何将 Cells 以 特定形式的 Memory Array 组织起来的。

    首先,我们在不考虑形式的情况下,最简单的组织方式,就是在一个 Bitline 上,挂接更多的 Cells,如下图所示:

    然而,在实际制造过程中,我们并不会无限制的在 Bitline 上挂接 Cells。因为 Bitline 挂接越多的 Cells,Bitline 的长度就会越长,也就意味着 Bitline 的电容值会更大,这会导致 Bitline 的信号边沿速率下降(电平从高变低或者从低变高的速率),最终导致性能的下降。为此,我们需要限制一条 Bitline 上挂接的 Cells 的总数,将更多的 Cells 挂接到其他的 Bitline 上去。

    从 Cell 的结构图中,我们可以发现,在一个 Cell 的结构中,有两条 Bitline,它们在功能上是完全等价的,因此,我们可以把 Cells 分摊到不同的 Bitline 上,以减小 Bitline 的长度。然后,Cells 的组织方式就变成了如下的形式:

    当两条 Bitline 都挂接了足够多的 Cells 后,如果还需要继续拓展,那么就只能增加 Bitline 了,增加后的结构图如下:

    从图中我们可以看到,增加 Bitline 后,Sense Amplifier、Read Latch 和 Write Driver 的数量也相应的增加了,这意味着成本、功耗、芯片体积都会随着增加。由于这个原因,在实际的设计中,会优先考虑增加 Bitline 上挂接的 Cells 的数量,避免增加 Bitline 的数量,这也意味着,一般情况下 Wordline 的数量会比 Bitline 多很多。

    上图中,呈现了一个由 16 个 Cells 组成的 Memory Array。其中的控制信号有 8 个 Wordline、2 个 CSL、2 个 WE,一次进行 1 个 Bit 的读写操,也就是可以理解为一个 8 x 2 x 1 的 Memory Array。

    如果把 2 个 CSL 和 2 个 WE 合并成 1 个 CSL 和 1 个 WE,如下图所示。此时,这个 Memory Array 就有 8 Wordline、1 个 CSL、1 个 WE,一次可以进行 2 个 Bit 的读写操作,也就是成为了 8 x 1 x 2 的 Memory Array。

    按照上述的过程,不断的增加 Cells 的数量,最终可以得到一个 m x n x w 的 Memory Array,如下图所示

    其中,m 为 Wordline 的数量、n 为 CSL 和 WE 控制信号的数量、w 则为一次可以进行读写操作的 Bits。
    在实际的应用中,我们通常以 Rows x Columns x Data Width 来描述一个 Memory Array。后续的小节中,将对这几个定义进行介绍。

    1.1 Data Width

    Memory Array 的 Data Width 是指对该 Array 进行一次读写操作所访问的 Bit 位数。这个位数与 CSL 和 WE 控制线的组织方式有关。

    1.2 Rows

    DRAM Memory 中的 Row 与 Wordline 是一一对应的,一个 Row 本质上就是所有接在同一根 Wordline 上的 Cells,如下图所示。

    DRAM 在进行数据读写时,选中某一 Row,实质上就是控制该 Row 所对应的 Wordline,打开 Cells,并将 Cells 上的数据缓存到 Sense Amplifiers 上。

    Row Size

    一个 Row 的 Size 即为一个 Row 上面的 Cells 的数量。其中一个 Cell 存储 1 个 Bit 的信息,也就是说,Row Size 即为一个 Row 所存储的 Bit 位数。

    1.3 Columns

    Column 是 Memory Array 中可寻址的最小单元。一个 Row 中有 n 个 Column,其中 n = Row Size / Data Width。下图是 Row Size 为 32,Data Width 为 8 时,Column 的示例。

    Column Size

    一个 Column 的 Size 即为该 Column 上所包含的 Cells 的数量,与 Data Width 相同。Column Size 和 Data Width 在本质上是一样的,也是与 CSL 和 WE 控制线的组织方式有关(参考 Memory Array 小节中关于 CSL 的描述)。

    2. Memory Bank

    随着 Bitline 数量的不断增加,Wordline 上面挂接的 Cells 也会越来越多,Wordline 会越来越长,继而也会导致电容变大,边沿速率变慢,性能变差。因此,一个 Memory Array 也不能无限制的扩大。

    为了在不减损性能的基础上进一步增加容量,DRAM 在设计上将多个 Memory Array 堆叠到一起,如下图所示:

    其中的每一个 Memory Array 称为一个 Bank,每一个 Bank 的 Rows、Columns、Data Width 都是一样的。在 DRAM 的数据访问时,只有一个 Bank 会被激活,进行数据的读写操作。

    以下是一个 DRAM Memory Organization 的例子:

     

       
    Banks 4
    Rows / Bank 16K
    Columns / Row 1024
    Column Size 16 Bits
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  • DRAM 内存原理

    千次阅读 2017-04-30 13:44:30
    一、RAM介绍ROM(Read Only Memory)只读存储器。断电后信息不丢失,如计算机启动用的BIOS芯片。存取速度很低,(较RAM而言)且不能改写。...RAM分为SRAM(静态随机存储器)和DRAM(动态随机存储器)两大

    一、RAM介绍

    ROM(Read Only Memory)只读存储器。断电后信息不丢失,如计算机启动用的BIOS芯片。存取速度很低,(较RAM而言)且不能改写。由于不能改写信息,不能升级,现已很少使用。RAM(Ramdom Access Memory)易挥发性随机存取存储器,高速存取,读写时间相等,且与地址无关,如计算机内存等。
    RAM分为SRAM(静态随机存储器)和DRAM(动态随机存储器)两大类。SRAM一般用作CPU的一级cache和二级cache,容量小,存取速度快,价格高,只要供电资料就会一直存在,不需要动态刷新。而DRAM用作计算机当中的内存,也就是内存条,容量大,相对SRAM而言存取速度慢,但是比ROM速度要快,由于利用电容来存储电荷,需要额外刷新电路进行充放电,电路如下图所示。
    SRAM
    DRAM

    二、DRAM介绍

    如图一所示,左边就是PC系统中常用的内存条,该内存条是双通道2G内存(dual inline Memory Module),通常简称为DIMM。我们可以看到内存条上黑色的128MB内存芯片,这些内存芯片简称为IC。该内存条是双面内存,就是说正反两面都有8个IC,总共16个IC,16*128M=2GB。DIMM的单面称作rank,比如下图的2GB内存条,它就是由rank1,rank2两个单面组成,每个面有8个IC。
    这里写图片描述
    每个IC内部通常由8个bank组成(DDR3通常为8个bank,GDDR5通常有16个bank),这些bank共享一个memory I/O controller, 但是在每个bank内部的读写可以并行进行。
    每个bank内部包括行地址解码器,列地址解码器,传感放大器,以及DRAM内存阵列。如图2所示,这些内存阵列由行列组成,每个行列交叉的单元,表示n bit,通常是8bit或者16位【每一位都是由一个晶体管和一个电容组成,在GDDR5和HBM内存中,通常为32Byte】,表示一个字节或者一个word。bank中的每一行组成一个page,每一行又包括很多列(这儿列是指单个交叉单元)。内存读写的最小单位就是这些交叉单元,通常只有这些单元被放入传感放大器的时候,才能够被读写,所以通常要不断在行和传感放大器之间移动数据。
    把一行放入传感放大器称作”activate”,因为这个操作会激活bank。把传感放大器的内容放入行,称作“precharge”。有时候Read或者write的时候会隐含着 precharge的操作,称作AP-read,或者AP-write,AP(auto precharge)。
    这里写图片描述
    在图中每个bank由16k的page组成,每个page包括1k的列,每列是8bit的byte,所以总共16,384 rows/bank x 1,024 columns addresses/row x 1 byte/column address x 8 stacked banks=128M

    三、参考文献

    1,http://www.cnblogs.com/mikewolf2002/archive/2012/11/13/2768804.html
    2,http://www.cnblogs.com/nano94/p/4014082.html

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  • DRAM原理设计

    2018-01-12 11:08:00
    这里就针对系统中的内存,此处选用DRAM来进行说明,讲述下基本的原理设计,主要分为以下几个部分: (1)DRAM芯片引用 256Mb大小SDRAM:K4S560432E (2)DRAM引脚类型 A0-A12:地址总线 DQ0-DQ15:数据总线 ...

    在一个电子系统中,CPU、内存、物理存储、IO这些单元必不可少,只不过有的集成在CPU内部,有的分离出来。

    这里就针对系统中的内存,此处选用DRAM来进行说明,讲述下基本的原理设计,主要分为以下几个部分:

    (1)DRAM芯片引用

    256Mb大小SDRAM:K4S560432E

    (2)DRAM引脚类型

    A0-A12:地址总线

    DQ0-DQ15:数据总线

    CLK:系统时钟

    CKE:时钟使能

    RAS#:行地址锁存

    CAS:列地址锁存

    WE#:写使能

    DQM:数据输入输出屏蔽

    BA0,BA1:块地址选择

    (3)DRAM原理设计

     看完DRAM的接线图,有没有什么疑问?

    笔者第一次看完就有疑问了,为什么DRAM的地址线A0接的是CPU的LADDR2而不是LADDR0,为什么?

    几经周折,查了资料,找人讨论,终于得到了答案,请看下文:

        上图中CPU是32位的数据宽度,即CPU在数据读写过程中,一次可以传输32位。那图中一片DRAM肯定是没法满足性能最大化了,即使使用一片也可以工作(降低性能),欣慰的是,可以采用两片并联的方式进行内存扩展,达到32位传输的目的。

         那地址线那样接是什么意思,解释一下吧!
         CPU每次数据传输为32位4字节,即存储单元地址是以4字节递增的,如下图。若设计者想要获取地址0x0000、0x0001、0x0002、0x0003单元的字节,此时需要通过设置地址线来实现,对应A0A1为:00、01、10、11。有没有发现,这四个字节单元其所在的存储位置都是CPU可以一次进行读写的存储块。即无论你要访问的是这四个字节中的哪一个,最终CPU都是通过地址0x0000来进行操作的,最终再根据你需要的相应字节来截取出来。也就是说,A0、A1的状态对于CPU访问的物理空间是没有影响的。

    现在是不是有些理解为什么图中是从LADDR2开始了。

         

     

    转载于:https://www.cnblogs.com/doget/p/8274550.html

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  • DRAM 原理 1 :DRAM Storage Cell

    千次阅读 2018-04-03 15:29:45
    http://www.wowotech.net/basic_tech/307.html相关文章:DRAM 原理 2 :DRAM Memory OrganizationDRAM 原理 3 :DRAM DeviceDRAM 原理 4 :DRAM TimingDRAM 原理 5 :DRAM Devices Organization1. Storage ...
  • DRAM 原理 4 :DRAM Timing

    千次阅读 2018-04-03 15:32:45
    http://www.wowotech.net/basic_tech/330.html在 DRAM Device 章节中,我们简单介绍了 SDRAM 的 Active、...相关文章:DRAM 原理 1 :DRAM Storage CellDRAM 原理 2 :DRAM Memory OrganizationDRAM 原理 3 :D...
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  • DRAM 原理 3 :DRAM Device

    千次阅读 2018-04-03 15:31:54
    http://www.wowotech.net/basic_tech/321.html在前面的文章中,介绍了 DRAM Cell 和 Memory Array。 本文则以 SDR SDRAM 为例,描述 DRAM Device 与 Host 端的接口,以及其内部的其他...相关文章:DRAM 原理 1 :...
  • 内存(DRAM)的工作原理及时序介绍

    万次阅读 多人点赞 2015-09-20 23:05:29
    最近在学习高速电路的存储器设计,找到这篇对于存储器的DRAM介绍的比较通俗易懂的好文。
  • http://www.wowotech.net/basic_tech/343.html随着系统对内存容量、带宽、性能等方面的需求提高,系统会接入多个 DRAM Devices。...相关文章:DRAM 原理 1 :DRAM Storage CellDRAM 原理 2 :DRAM Memory ...
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  • DRAM刷新电路原理

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    原文:DRAM的电路模型及工作原理 DRAM(Dynamic Random Access Memory) 即动态随机存取存储器,它和 SRAM(静态随机存取存储器)一样都是常见的系统内存,也就是说我们个人电脑里的内存条通常都是DRAM。但是DRAM...
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