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  • FPGA数电计算器

    2012-05-04 21:29:42
    FPGA为主要开发模块开发的计算器程序,含有完整的代码和操作说明,并且可以实现基本的计算器功能
  • FPGA数电设计微波炉

    2012-05-04 21:25:41
    quatus FPGA编写的模拟微波炉的数电课程设计实验,含有完整的源代码和操作说明
  • FPGA为主要开发模块,开发的基于FPGA 的健身自行车模拟数电课程设计,通过数码管和键盘来显示和操作
  • fpga数电基础之--------触发器

    千次阅读 2019-01-24 11:12:52
    本文主要介绍五种同步触发器,简单提及主从触发器和边沿触发器。 0,SR锁存器(基本RS触发器)重点 SR锁存器可以由与非门或者或非门构成。它是各种触发器电路形式最简单的一种,也是以后所有的基本组成部分。...

    本文主要介绍五种同步触发器,简单提及主从触发器和边沿触发器。

    0,SR锁存器(基本RS触发器)重点

    SR锁存器可以由与非门或者或非门构成。它是各种触发器电路形式最简单的一种,也是以后所有的基本组成部分。

    或非门有1出0同时为0才出1.与非门有0出1,同时为1才出0.

    与非门构成的SR锁存器

     

    次态不仅仅与当前的输入有关,还有与当前的状态有关。这里有一点,Sd和Rd不能同时为1。同时为1在电路中是一种错误的逻辑,不能满足两个输出互非。

    或非门构成SR锁存器

    这里有没有发现,其实两个逻辑门不同,但是咱们的结果却时一样的!!!

    这里解释下不定这个状态,在两个同时为1时,具体电路考虑上下两个门电路的时延,来决定具体的输出。

    1,同步RS触发器

    这里引入了CP。clock pulse。像心脏一样,脉搏,一下一下的跳动,控制触发器。这里同样没有解决输入不能全部为0这个问题,接下来的D触发器将会解决这个问题。

    RS触发器的代码实现

    module SY_RS_FF(clk,r,s,q,qb
        );
    input clk;
    input r;
    input s;
    
    output q;
    output qb;
    
    reg q;
    
    assign qb = ~q;
    always@(posedge clk)
    begin
    	case({r,s})
    			2'b00:q <= q;
    			2'b01:q <= 1'b1;
    			2'b10:q <= 1'b0;
    			2'b11:q <= 1'bx;
    	endcase
    end
    
    endmodule
    

    这里给一个仿真截图,激励可以自己随意给尽量每一个都取到。 

    2,同步D触发器(D锁存器)

    前面的问题还记得吗,两个输入不能同时为1,D触发器改变了这一问题。但也带来了新的问题。

    从双端输入变为了单端输入。因此就又有了下面的触发器,既解决了双端输入,又解决了输入不能同时为1这种情况

    代码实现

    module SY_D_FF(clk,d,q,qb
        );
    input clk,d;
    output q,qb;
    reg q;
    assign qb = ~q;
    always@(posedge clk)
    begin
    	q <= d;
    end
    
    endmodule
    

    3,同步JK触发器

    他是将最终的输出引回输入端解决不能同时为1这个问题的。

    这里的翻转对时钟频率有一定的要求,否则会不停的翻转。

    代码实现

    module SY_JK_FF(clk,j,k,q,qb
        );
    input clk,j,k;
    output q,qb;
    reg q;
    
    assign qb = ~q; 
    always@(posedge clk)
    begin
    	case({j,k})
    		2'b00:q <= q;
    		2'b01:q <= 0;
    		2'b10:q <= 1;
    		2'b11:q <= ~q;
    	endcase
    end
    
    endmodule

    4,同步T触发器

    5,同步T`触发器

    这两个触发器是在同步JK下的特殊情况。jk相同,为T触发器。JK相同且仅为1是T`触发器

    module SY_T_FF(clk,r,t,q,qb
        );
    input clk,r,t;
    output q,qb;
    reg q;
    assign qb = ~q;
    always@(posedge clk)
    begin
    	if(r)
    		q <= 0;
    	else if (t)
    			q <= ~q;
    		 else 
    		 	q <= q;
    end
    
    endmodule

    6,主从触发器

    主从触发器是为了解决空翻现象。空翻是指在CP为高脉冲期间,输入信号的多次变化引起输出信号多次变化的现象,这里一般为外界的干扰。所以引入了主从触发器来解决这个问题。

    主触发器是同步触发器,从触发器是边沿触发,将主触发器状态输出。(但主触发器依旧是无法抗干扰,于是出现了边沿触发)

    7,边沿触发器

    维持阻塞正边沿D触发器

    展开全文
  • FPGA数电(2)

    2011-01-17 22:07:14
     PAL,PLD,CPLD,FPGA   50 :用 VERILOG 或 VHDL 写一段代码 , 实现消除一个 glitch ? 将传输过来的信号经过两级触发器就可以消除毛刺。(这是我自己采用的方式:这种方式消除毛刺是需要满足一定条件的,并...
    28:你知道那些常用逻辑电平?TTLCOMS电平可以直接互连吗?
    常用逻辑电平:TTL、CMOS、LVTTL、LVCMOS、ECL(Emitter Coupled Logic)、PECL(Pseudo/Positive Emitter Coupled Logic)、LVDS(Low Voltage Differential Signaling)、GTL(Gunning Transceiver Logic)、BTL(Backplane Transceiver Logic)、ETL(enhanced transceiver logic)、GTLP(Gunning Transceiver Logic Plus);RS232、RS422、RS485(12V,5V,3.3V);也有一种答案是:常用逻辑电平:12V,5V,3.3V。TTL和CMOS不可以直接互连,由于TTL是在0.3-3.6V之间,而CMOS则是有在12V的有在5V的。CMOS输出接到TTL是可以直接互连。TTL接到CMOS需要在输出端口加一上拉电阻接到5V或者12V。
    cmos的高低电平分别为:Vih>=0.7VDD,Vil<=0.3VDD;Voh>=0.9VDD,Vol<=0.1VDD.
    ttl的为:Vih>=2.0v,Vil<=0.8v;Voh>=2.4v,Vol<=0.4v.
    用cmos可直接驱动ttl;加上拉电阻后,ttl可驱动cmos.
    1、当TTL电路驱动COMS电路时,如果TTL电路输出的高电平低于COMS电路的最低高电平(一般为3.5V),这时就需要在TTL的输出端接上拉电阻,以提高输出高电平的值。
    2、OC门电路必须加上拉电阻,以提高输出的搞电平值。
    3、为加大输出引脚的驱动能力,有的单片机管脚上也常使用上拉电阻。
    4、在COMS芯片上,为了防止静电造成损坏,不用的管脚不能悬空,一般接上拉电阻产生降低输入阻抗,提供泄荷通路。
    5、芯片的管脚加上拉电阻来提高输出电平,从而提高芯片输入信号的噪声容限增强抗干扰能力。
    6、提高总线的抗电磁干扰能力。管脚悬空就比较容易接受外界的电磁干扰。
    7、长线传输中电阻不匹配容易引起反射波干扰,加上下拉电阻是电阻匹配,有效的抑制反射波干扰。
    上拉电阻阻值的选择原则包括:
    1、从节约功耗及芯片的灌电流能力考虑应当足够大;电阻大,电流小。
    2、从确保足够的驱动电流考虑应当足够小;电阻小,电流大。
    3、对于高速电路,过大的上拉电阻可能边沿变平缓。综合考虑以上三点,通常在1k到10k之间选取。对下拉电阻也有类似道理。
    OC门电路必须加上拉电阻,以提高输出的搞电平值。
    OC门电路要输出“1”时才需要加上拉电阻不加根本就没有高电平
    在有时我们用OC门作驱动(例如控制一个 LED)灌电流工作时就可以不加上拉电阻
    OC门可以实现“线与”运算
    OC门就是   集电极 开路 输出
    总之加上拉电阻能够提高驱动能力。
     
    29IC设计中同步复位与异步复位的区别?
    同步复位在时钟沿采复位信号,完成复位动作。异步复位不管时钟,只要复位信号满足条件,就完成复位动作。异步复位对复位信号要求比较高,不能有毛刺,如果其与时钟关系不确定,也可能出现亚稳态。
     
    30MOORE MEELEY状态机的特征?
           Moore 状态机的输出仅与当前状态值有关, 且只在时钟边沿到来时才会有状态变化。
           Mealy 状态机的输出不仅与当前状态值有关, 而且与当前输入值有关。
     
    31:多时域设计中,如何处理信号跨时域?
           不同的时钟域之间信号通信时需要进行同步处理,这样可以防止新时钟域中第一级触发器的亚稳态信号对下级逻辑造成影响。信号跨时钟域同步:当单个信号跨时钟域时,可以采用两级触发器来同步;数据或地址总线跨时钟域时可以采用异步fifo来实现时钟同步;第三种方法就是采用握手信号。
     
    32:说说静态、动态时序模拟的优缺点?
    静态时序分析是采用穷尽分析方法来提取出整个电路存在的所有时序路径,计算信号在这些路径上的传播延时,检查信号的建立和保持时间是否满足时序要求,通过对最大路径延时和最小路径延时的分析,找出违背时序约束的错误。它不需要输入向量就能穷尽所有的路径,且运行速度很快、占用内存较少,不仅可以对芯片设计进行全面的时序功能检查,而且还可利用时序分析的结果来优化设计,因此静态时序分析已经越来越多地被用到数字集成电路设计的验证中。
    动态时序模拟就是通常的仿真,因为不可能产生完备的测试向量,覆盖门级网表中的每一条路径。因此在动态时序分析中,无法暴露一些路径上可能存在的时序问题;
     
    33:一个四级的Mux,其中第二级信号为关键信号 如何改善timing.
           关键:将第二级信号放到最后输出一级输出,同时注意修改片选信号,保证其优先级未被修改。(为什么?)
     
    34:给出一个门级的图,又给了各个门的传输延时,问关键路径是什么,还问给出输入, 使得输出依赖于关键路径?
     
    35:为什么一个标准的倒相器中P管的宽长比要比N管的宽长比大?
           和载流子有关,P管是空穴导电,N管是电子导电,电子的迁移率大于空穴,同样的电场下,N管的电流大于P管,因此要增大P管的宽长比,使之对称,这样才能使得两者上升时间下降时间相等、高低电平的噪声容限一样、充电放电的时间相等。
    36:用mos管搭出一个二输入与非门?
           <数字电子技术基础>49页
     
    37:画出NOT,NAND,NOR的符号,真值表,还有transistor level的电路?
    省略
    38:画出CMOS的图,画出tow-to-one mux gate.(威盛VIA 2003.11.06 上海笔试试题)
     
    39:用一个二选一mux和一个inv实现异或?
    其中:B连接的是地址输入端A和A非连接的是数据选择端,F对应的的是输出端,使能端固定接地置零(没有画出来).
     
    40:画出CMOS电路的晶体管级电路图,实现Y=A*B+C(D+E).(仕兰微电子)
     
    41:用与非门等设计全加法器?(华为)
           《数字电子技术基础》57页。 ; .
     
    42A,B,C,D,E进行投票,多数服从少数,输出是F(也就是如果A,B,C,D,E1的个数比0 ,那么F输出为1,否则F0),用与非门实现,输入数目没有限制?
      F= ABC + ABD + ABE +ACD + ACE+ ADE + BCD + BCE + CDE + BDE
     
    43:画出一种CMOSD锁存器的电路图和版图?
     
    44LATCHDFF的概念和区别?
     
    45latchregister的区别,为什么现在多用register.行为级描述中latch如何产生的?
           latch是电平触发,register是边沿触发,register在同一时钟边沿触发下动作,符合同步电路的设计思想,而latch则属于异步电路设计,往往会导致时序分析困难,不适当的应用latch则会大量浪费芯片资源。
     
    46:用D触发器做个二分频的电路?画出逻辑电路?
    library IEEE;
    use IEEE.STD_LOGIC_1164.ALL;
    use IEEE.STD_LOGIC_ARITH.ALL;
    use IEEE.STD_LOGIC_UNSIGNED.ALL;
     
    entity two_de_fre is
             port(clk: in std_logic;
                                reset:in std_logic;
                                clk_out: out std_logic) ;
    end two_de_fre;
    architecture Behavioral of two_de_fre is
    signal sig_clk: std_logic;
    begin
    process(clk)
    begin
             if(reset = '1') then
                       sig_clk <= '0';
             elsif(clk'event and clk = '1') then
                       sig_clk <= not sig_clk;
             end if;
    end process;
    clk_out <= sig_clk;      
    end Behavioral;
     
    显示工程设计中一般不采用这样的方式来设计,二分频一般通过DCM来实现。通过DCM得到的分频信号没有相位差。
     
    47:什么是状态图?
           状态图是以几何图形的方式来描述时序逻辑电路的状态转移规律以及输出与输入的关系。
     
    48:用你熟悉的设计方式设计一个可预置初值的7进制循环计数器,15进制的呢?
    library IEEE;
    use IEEE.STD_LOGIC_1164.ALL;
    use IEEE.STD_LOGIC_ARITH.ALL;
    use IEEE.STD_LOGIC_UNSIGNED.ALL;
    entity seven_counter is
             port(reset:in std_logic;
                                clk: in std_logic;
                                counter_out std_logic_vector(2 downto 0));
    end seven_counter;
    architecture Behavioral of seven_counter is
    signal sig_counter : std_logic_vector(2 downto 0);
    begin
    process(reset,clk)
    begin
             if(reset = '1') then
                       sig_count <= "101" ;  --初值为5
             elsif(clk'event and clk = '1') then
                       sig_count <= sig_count + 1;
             end if;
    end process;
    counter_out <= sig_counter;                                                                                                                
    end Behavioral;
     
    15进制计数器设计只需将counter_out和sig_counter改为4位就行;
     
    49:你所知道的可编程逻辑器件有哪些?
           PAL,PLD,CPLD,FPGA
     
    50:用VERILOGVHDL写一段代码,实现消除一个glitch
    将传输过来的信号经过两级触发器就可以消除毛刺。(这是我自己采用的方式:这种方式消除毛刺是需要满足一定条件的,并不能保证一定可以消除)
     
    51sram,falsh memory,dram的区别?
    sram:静态随机存储器,存取速度快,但容量小,掉电后数据会丢失,不像DRAM 需要不停的REFRESH,制造成本较高,通常用来作为快取(CACHE) 记忆体使用
    flash:闪存,存取速度慢,容量大,掉电后数据不会丢失
    dram:动态随机存储器,必须不断的重新的加强(REFRESHED) 电位差量,否则电位差将降低至无法有足够的能量表现每一个记忆单位处于何种状态。价格比sram便宜,但访问速度较慢,耗电量较大,常用作计算机的内存使用。
     
    52:有四种复用方式,频分多路复用,写出另外三种?
           四种复用方式:频分多路复用(FDMA),时分多路复用(TDMA),码分多路复用(CDMA),波分多路复用(WDM)
     
    53ASIC设计流程中什么时候修正Setup time violation Hold time violation?如何修正?
    见前面的建立时间和保持时间
     
    54:给出一个组合逻辑电路,要求分析逻辑功能。
           所谓组合逻辑电路的分析,就是找出给定逻辑电路输出和输入之间的关系,并指出电路的逻辑功能。
           分析过程一般按下列步骤进行:
    1:根据给定的逻辑电路,从输入端开始,逐级推导出输出端的逻辑函数表达式。
    2:根据输出函数表达式列出真值表;
    3:用文字概括处电路的逻辑功能;
     
    55:如何防止亚稳态?
    1 降低系统时钟频率
    2 用反应更快的FF
    3 引入同步机制,防止亚稳态传播(可以采用前面说的加两级触发器)。
    4 改善时钟质量,用边沿变化快速的时钟信号
     
    56:基尔霍夫定理的内容
    基尔霍夫定律包括电流定律和电压定律:
    电流定律:在集总电路中,任何时刻,对任一节点,所有流出节点的支路电流的代数和恒等于零。
    电压定律:在集总电路中,任何时刻,沿任一回路,所有支路电压的代数和恒等于零。
     
    57描述反馈电路的概念,列举他们的应用。
    反馈,就是在电路系统中,把输出回路中的电量输入到输入回路中去。
    反馈的类型有:电压串联负反馈、电流串联负反馈、电压并联负反馈、电流并联负反馈。
    负反馈的优点:降低放大器的增益灵敏度,改变输入电阻和输出电阻,改善放大器的线性和非线性失真,有效地扩展放大器的通频带,自动调节作用。
    电压负反馈的特点:电路的输出电压趋向于维持恒定。
    电流负反馈的特点:电路的输出电流趋向于维持恒定。
    58:有源滤波器和无源滤波器的区别
    无源滤波器:这种电路主要有无源元件R、L和C组成
    有源滤波器:集成运放和R、C组成,具有不用电感、体积小、重量轻等优点。
    集成运放的开环电压增益和输入阻抗均很高,输出电阻小,构成有源滤波电路后还具有一定的电压放大和缓冲作用。但集成运放带宽有限,所以目前的有源滤波电路的工作频率难以做得很高。
     
    59什么叫做OTP片、掩膜片,两者的区别何在?
    OTP means one time program,一次性编程
    MTP means multi time program,多次性编程
    OTP(One Time Program)是MCU的一种存储器类型
    MCU按其存储器类型可分为MASK(掩模)ROM、OTP(一次性可编程)ROM、FLASHROM等类型。
    MASKROM的MCU价格便宜,但程序在出厂时已经固化,适合程序固定不变的应用场合;
    FALSHROM的MCU程序可以反复擦写,灵活性很强,但价格较高,适合对价格不敏感的应用场合或做开发用途;
    OTP ROM的MCU价格介于前两者之间,同时又拥有一次性可编程能力,适合既要求一定灵活性,又要求低成本的应用场合,尤其是功能不断翻新、需要迅速量产的电子产品。
    60、单片机上电后没有运转,首先要检查什么?
    首先应该确认电源电压是否正常。用电压表测量接地引脚跟电源引脚之间的电压,看是否是电源电压,例如常用的5V。
    接下来就是检查复位引脚电压是否正常。分别测量按下复位按钮和放开复位按钮的电压值,看是否正确。
    然后再检查晶振是否起振了,一般用示波器来看晶振引脚的波形,注意应该使用示波器探头的“X10”档。另一个办法是测量复位状态下的IO口电平,按住复位键不放,然后测量IO口(没接外部上拉的P0口除外)的电压,看是否是高电平,如果不是高电平,则多半是因为晶振没有起振。
    另外还要注意的地方是,如果使用片内ROM的话(大部分情况下如此,现在已经很少有用外部扩ROM的了),一定要将EA引脚拉高,否则会出现程序乱跑的情况。有时用仿真器可以,而烧入片子不行,往往是因为EA引脚没拉高的缘故(当然,晶振没起振也是原因只一)。经过上面几点的检查,一般即可排除故障了。如果系统不稳定的话,有时是因为电源滤波不好导致的。在单片机的电源引脚跟地引脚之间接上一个0.1uF的电容会有所改善。如果电源没有滤波电容的话,则需要再接一个更大滤波电容,例如220uF的。遇到系统不稳定时,就可以并上电容试试(越靠近芯片越好)。
     
    61给了regsetup,hold时间,求中间组合逻辑的delay范围
           Delay < period - setup – hold
     
    62时钟周期为T,触发器D1的寄存器到输出时间最大为T1max,最小为T1min。组合逻辑电路最大延迟为T2max,最小为T2min。问,触发器D2的建立时间T3和保持时间应满足什么条件
    T3setup>T+T2max,T3hold>T1min+T2min
     
    63:用传输门和倒向器搭一个边沿触发器。(扬智电子笔试)
     
    64:用逻辑们画出D触发器。(威盛VIA 2003.11.06 上海笔试试题)
     
    6516分频电路中需要多少触发器?
     
    66:阻塞式赋值和非组塞式赋值的区别?
    非阻塞赋值:块内的赋值语句同时赋值,一般用在时序电路描述中。
    阻塞赋值:完成该赋值语句后才能做下一句的操作,一般用在组合逻辑描述中。
     
    6774、用FSM实现101101的序列检测模块。(南山之桥)
    a为输入端,b为输出端,如果a连续输入为1101则b输出为1,否则为0。
    例如a: 0001100110110100100110
    b: 0000000000100100000000
    请画出state machine;请用RTL描述其state machine。(未知)
     
    library IEEE;
    use IEEE.STD_LOGIC_1164.ALL;
    use IEEE.STD_LOGIC_ARITH.ALL;
    use IEEE.STD_LOGIC_UNSIGNED.ALL;
    entity detect_stream is
             port(clk: in std_logic;
                                reset: in std_logic;
                                data: in std_logic;
                                result : out std_logic);
    end detect_stream;
    architecture Behavioral of detect_stream is
    type state_type is (idle,st0,st1,st2);
    signal cs ,ns : state_type;
    signal sig_result :std_logic;
    begin
    process(clk,reset)
    begin
             if(reset = '1') then
                       cs <= idle;
                       result <= '0';
             elsif(clk'event and clk = '1')  then
                       cs  <= ns;
                       result <= sig_result;
             end if;
    end process;
    process(cs,clk)
    begin
                       case cs is
                                when idle => if(data = '1') then
                                                                                        ns <= st0;
                                                                                        sig_result <= '0';
                                                                               else
                                                                                        ns <= idle;
                                                                                        sig_result <= '0';
                                                                               end if;
                                when st0 => if(data = '1') then
                                                                               ns <= st1;
                                                                               sig_result <= '0';
                                                                     else
                                                                               ns <= idle;
                                                                               sig_result <= '0';
                                                                     end if;
                                when st1 => if(data = '0')then
                                                                               ns <= st2;
                                                                               sig_result <= '0';
                                                                     else
                                                                               ns <= idle;
                                                                               sig_result <= '0';
                                                                     end if;
                                when st2 => ns <= idle;
                                                                     if(data = '1') then
                                                                               sig_result <= '1';
                                                                     else
                                                                               sig_result <= '0';
                                                                     end if;
                                end case;
    end process;
    end Behavioral;
    状态图:
     
     
    68:用verilog/vhdl写一个fifo控制器(包括空,满,半满信号)。(飞利浦-大唐笔试)
    reg[N-1:0] memory[0:M-1]; 定义FIFO为N位字长容量M
    八个always模块实现,两个用于读写FIFO,两个用于产生头地址head和尾地址tail,一个产生counter计数,剩下三个根据counter的值产生空,满,半满信号产生空,满,半满信号。
     
    69:现有一用户需要一种集成电路产品,要求该产品能够实现如下功能:y=lnx,其中,x为4位二进制整数输入信号。y为二进制小数输出,要求保留两位小数。电源电压为3~5v假设公司接到该项目后,交由我们来负责该产品的设计,试讨论该产品的设计全程。(仕兰微电子)
     
    70:iir,fir滤波器的异同

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  • FPGA数电(1)

    2011-01-17 22:10:27
    另外随着单板功能的提高、成本的压力,低功耗也逐渐进入FPGA设计者的考虑范围,完成相同的功能下,考虑如何能够使芯片的功耗最低,据说altera、xilinx都在根据自己的芯片特点整理如何降低功耗的文档。高速串行IO的...
    1:什么是同步逻辑和异步逻辑?(汉王)
    同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。 答案应该与上面问题一致
    〔补充〕:同步时序逻辑电路的特点:各触发器的时钟端全部连接在一起,并接在系统时钟端,只有当时钟脉冲到来时,电路的状态才能改变。改变后的状态将一直保持到下一个时钟脉冲的到来,此时无论外部输入 x 有无变化,状态表中的每个状态都是稳定的。   
         异步时序逻辑电路的特点:电路中除可以使用带时钟的触发器外,还可以使用不带时钟的触发器和延迟元件作为存储元件,电路中没有统一的时钟,电路状态的改变由外部输入的变化直接引起。
     
    2:同步电路和异步电路的区别:
      同步电路:存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源,因而所有触发器的状态的变化都与所加的时钟脉冲信号同步。
    异步电路:电路没有统一的时钟,有些触发器的时钟输入端与时钟脉冲源相连,这有这些触发器的状态变化与时钟脉冲同步,而其他的触发器的状态变化不与时钟脉冲同步。
     
    3:时序设计的实质:
           电路设计的难点在时序设计,时序设计的实质就是满足每一个触发器的建立/保持时间的而要求。
     
    4:建立时间与保持时间的概念?
           建立时间:触发器在时钟上升沿到来之前,其数据输入端的数据必须保持不变的时间。
           保持时间:触发器在时钟上升沿到来之后,其数据输入端的数据必须保持不变的时间。
     
     
    不考虑时钟的skew,D2的建立时间不能大于(时钟周期T - D1数据最迟到达时间T1max+T2max);保持时间不能大于(D1数据最快到达时间T1min+T2min);否则D2的数据将进入亚稳态并向后级电路传播
     
     
    5:为什么触发器要满足建立时间和保持时间?
    因为触发器内部数据的形成是需要一定的时间的,如果不满足建立和保持时间,触发器将进入亚稳态,进入亚稳态后触发器的输出将不稳定,在0和1之间变化,这时需要经过一个恢复时间,其输出才能稳定,但稳定后的值并不一定是你的输入值。这就是为什么要用两级触发器来同步异步输入信号。这样做可以防止由于异步输入信号对于本级时钟可能不满足建立保持时间而使本级触发器产生的亚稳态传播到后面逻辑中,导致亚稳态的传播。
    (比较容易理解的方式)换个方式理解:需要建立时间是因为触发器的D段像一个锁存器在接受数据,为了稳定的设置前级门的状态需要一段稳定时间;需要保持时间是因为在时钟沿到来之后,触发器要通过反馈来所存状态,从后级门传到前级门需要时间。
     
    6:什么是亚稳态?为什么两级触发器可以防止亚稳态传播?
           这也是一个异步电路同步化的问题,具体的可以参考《EDACN技术月刊20050401》。
    亚稳态是指触发器无法在某个规定的时间段内到达一个可以确认的状态。使用两级触发器来使异步电路同步化的电路其实叫做“一步同位器”,他只能用来对一位异步信号进行同步。两级触发器可防止亚稳态传播的原理:假设第一级触发器的输入不满足其建立保持时间,它在第一个脉冲沿到来后输出的数据就为亚稳态,那么在下一个脉冲沿到来之前,其输出的亚稳态数据在一段恢复时间后必须稳定下来,而且稳定的数据必须满足第二级触发器的建立时间,如果都满足了,在下一个脉冲沿到来时,第二级触发器将不会出现亚稳态,因为其输入端的数据满足其建立保持时间。同步器有效的条件:第一级触发器进入亚稳态后的恢复时间 + 第二级触发器的建立时间 < = 时钟周期
    更确切地说,输入脉冲宽度必须大于同步时钟周期与第一级触发器所需的保持时间之和。最保险的脉冲宽度是两倍同步时钟周期。 所以,这样的同步电路对于从较慢的时钟域来的异步信号进入较快的时钟域比较有效,对于进入一个较慢的时钟域,则没有作用 。
     
    7:系统最高速度计算(最快时钟频率)和流水线设计思想:
           同步电路的速度是指同步系统时钟的速度,同步时钟愈快,电路处理数据的时间间隔越短,电路在单位时间内处理的数据量就愈大。假设Tco是触发器的输入数据被时钟打入到触发器到数据到达触发器输出端的延时时间;Tdelay是组合逻辑的延时;Tsetup是D触发器的建立时间。假设数据已被时钟打入D触发器,那么数据到达第一个触发器的Q输出端需要的延时时间是Tco,经过组合逻辑的延时时间为Tdelay,然后到达第二个触发器的D端,要希望时钟能在第二个触发器再次被稳定地打入触发器,则时钟的延迟必须大于Tco+Tdelay+Tsetup,也就是说最小的时钟周期Tmin =Tco+Tdelay+Tsetup,即最快的时钟频率Fmax =1/Tmin。FPGA开发软件也是通过这种方法来计算系统最高运行速度Fmax。因为Tco和Tsetup是由具体的器件工艺决定的,故设计电路时只能改变组合逻辑的延迟时间Tdelay,所以说缩短触发器间组合逻辑的延时时间是提高同步电路速度的关键所在。由于一般同步电路都大于一级锁存,而要使电路稳定工作,时钟周期必须满足最大延时要求。故只有缩短最长延时路径,才能提高电路的工作频率。可以将较大的组合逻辑分解为较小的N块,通过适当的方法平均分配组合逻辑,然后在中间插入触发器,并和原触发器使用相同的时钟,就可以避免在两个触发器之间出现过大的延时,消除速度瓶颈,这样可以提高电路的工作频率。这就是所谓"流水线"技术的基本设计思想,即原设计速度受限部分用一个时钟周期实现,采用流水线技术插入触发器后,可用N个时钟周期实现,因此系统的工作速度可以加快,吞吐量加大。注意,流水线设计会在原数据通路上加入延时,另外硬件面积也会稍有增加。
     
    8:时序约束的概念和基本策略?
    时序约束主要包括周期约束,偏移约束,静态时序路径约束三种。通过附加时序约束可以综合布线工具调整映射和布局布线,是设计达到时序要求。
    附加时序约束的一般策略是先附加全局约束,然后对快速和慢速例外路径附加专门约束。附加全局约束时,首先定义设计的所有时钟,对各时钟域内的同步元件进行分组,对分组附加周期约束,然后对FPGA/CPLD输入输出PAD附加偏移约束、对全组合逻辑的PAD TO PAD路径附加约束。附加专门约束时,首先约束分组之间的路径,然后约束快、慢速例外路径和多周期路径,以及其他特殊路径。
    9:附加约束的作用?
        作用:1:提高设计的工作频率(减少了逻辑和布线延时);2:获得正确的时序分析报告;(静态时序分析工具以约束作为判断时序是否满足设计要求的标准,因此要求设计者正确输入约束,以便静态时序分析工具可以正确的输出时序报告)3:指定FPGA/CPLD的电气标准和引脚位置。
     
    10:FPGA设计工程师努力的方向:
    SOPC,高速串行I/O,低功耗,可靠性,可测试性和设计验证流程的优化等方面。随着芯片工艺的提高,芯片容量、集成度都在增加,FPGA设计也朝着高速、高度集成、低功耗、高可靠性、高可测、可验证性发展。芯片可测、可验证,正在成为复杂设计所必备的条件,尽量在上板之前查出bug,将发现bug的时间提前,这也是一些公司花大力气设计仿真平台的原因。另外随着单板功能的提高、成本的压力,低功耗也逐渐进入FPGA设计者的考虑范围,完成相同的功能下,考虑如何能够使芯片的功耗最低,据说altera、xilinx都在根据自己的芯片特点整理如何降低功耗的文档。高速串行IO的应用,也丰富了FPGA的应用范围,象xilinx的v2pro中的高速链路也逐渐被应用。 总之,学无止境,当掌握一定概念、方法之后,就要开始考虑FPGA其它方面的问题了。
     
    11:对于多位的异步信号如何进行同步?
           对以一位的异步信号可以使用“一位同步器进行同步”,而对于多位的异步信号,可以采用如下方法:1:可以采用保持寄存器加握手信号的方法(多数据,控制,地址);2:特殊的具体应用电路结构,根据应用的不同而不同 ;3:异步FIFO。(最常用的缓存单元是DPRAM)
     
    12:FPGA和CPLD的区别?
    FPGA是可编程ASIC。  
    ASIC:专用集成电路,它是面向专门用途的电路,专门为一个用户设计和制造的。根据一个用户的特定要求,能以低研制成本,短、交货周期供货的全定制,半定制集成电路。与门阵列等其它ASIC(Application Specific IC)相比,它们又具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点。
     
     
    CPLD
    FPGA
    内部结构
    Product-term
    Look-up Table
    程序存储
    内部EEPROM
    SRAM,外挂EEPROM
    资源类型
    组合电路资源丰富
    触发器资源丰富
    集成度
    使用场合
    完成控制逻辑
    能完成比较复杂的算法
    速度
    其他资源
    PLL、RAM和乘法器等
    保密性
    可加密
    一般不能保密
     
     
    13:锁存器(latch)和触发器(flip-flop)区别?
           电平敏感的存储期间称为锁存器。可分为高电平锁存器和低电平锁存器,用于不同时钟之间的信号同步。
           有交叉耦合的门构成的双稳态的存储原件称为触发器。分为上升沿触发和下降沿触发。可以认为是两个不同电平敏感的锁存器串连而成。前一个锁存器决定了触发器的建立时间,后一个锁存器则决定了保持时间。
     
    14:FPGA芯片内有哪两种存储器资源?
           FPGA芯片内有两种存储器资源:一种叫block ram,另一种是由LUT配置成的内部存储器(也就是分布式ram)。Block ram由一定数量固定大小的存储块构成的,使用BLOCK RAM资源不占用额外的逻辑资源,并且速度快。但是使用的时候消耗的BLOCK RAM资源是其块大小的整数倍。
     
    15:什么是时钟抖动?
           时钟抖动是指芯片的某一个给定点上时钟周期发生暂时性变化,也就是说时钟周期在不同的周期上可能加长或缩短。它是一个平均值为0的平均变量。
     
    16:FPGA设计中对时钟的使用?(例如分频等)
           FPGA芯片有固定的时钟路由,这些路由能有减少时钟抖动和偏差。需要对时钟进行相位移动或变频的时候,一般不允许对时钟进行逻辑操作,这样不仅会增加时钟的偏差和抖动,还会使时钟带上毛刺。一般的处理方法是采用FPGA芯片自带的时钟管理器如PLL,DLL或DCM,或者把逻辑转换到触发器的D输入(这些也是对时钟逻辑操作的替代方案)。
     
    17:FPGA设计中如何实现同步时序电路的延时?
           首先说说异步电路的延时实现:异步电路一半是通过加buffer、两级与非门等(我还没用过所以也不是很清楚),但这是不适合同步电路实现延时的。在同步电路中,对于比较大的和特殊要求的延时,一半通过高速时钟产生计数器,通过计数器来控制延时;对于比较小的延时,可以通过触发器打一拍,不过这样只能延迟一个时钟周期。
     
    18:FPGA中可以综合实现为RAM/ROM/CAM的三种资源及其注意事项?
           三种资源:block ram;触发器(FF),查找表(LUT);
    注意事项:1:在生成RAM等存储单元时,应该首选block ram 资源;其原因有二:第一:使用block ram等资源,可以节约更多的FF和4-LUT等底层可编程单元。使用block ram可以说是“不用白不用”,是最大程度发挥器件效能,节约成本的一种体现;第二:block ram是一种可以配置的硬件结构,其可靠性和速度与用LUT和register构建的存储器更有优势。2:弄清FPGA的硬件结构,合理使用block ram资源;3:分析block ram容量,高效使用block ram资源;4:分布式ram资源(distribute ram)
     
    19Xilinx中与全局时钟资源和DLL相关的硬件原语:
           常用的与全局时钟资源相关的Xilinx器件原语包括:IBUFG,IBUFGDS,BUFG,BUFGP,BUFGCE,BUFGMUX,BUFGDLL,DCM等。关于各个器件原语的解释可以参考《FPGA设计指导准则》p50部分。
     
    20HDL语言的层次概念?
           HDL语言是分层次的、类型的,最常用的层次概念有系统与标准级、功能模块级,行为级,寄存器传输级和门级。
     
    21:查找表的原理与结构?
           查找表(look-up-table)简称为LUT,LUT本质上就是一个RAM。目前FPGA中多使用4输入的LUT,所以每一个LUT可以看成一个有4位地址线的16x1的RAM。 当用户通过原理图或HDL语言描述了一个逻辑电路以后,PLD/FPGA开发软件会自动计算逻辑电路的所有可能的结果,并把结果事先写入RAM,这样,每输入一个信号进行逻辑运算就等于输入一个地址进行查表,找出地址对应的内容,然后输出即可
     
    22ic设计前端到后端的流程和eda工具?
           设计前端也称逻辑设计,后端设计也称物理设计,两者并没有严格的界限,一般涉及到与工艺有关的设计就是后端设计。
           1:规格制定:客户向芯片设计公司提出设计要求。
           2:详细设计:芯片设计公司(Fabless)根据客户提出的规格要求,拿出设计解决方案和具体实现架构,划分模块功能。目前架构的验证一般基于systemC语言,对价后模型的仿真可以使用systemC的仿真工具。例如:CoCentric和Visual Elite等。
           3:HDL编码:设计输入工具:ultra ,visual VHDL等
           4:仿真验证:modelsim
           5:逻辑综合:synplify
           6:静态时序分析:synopsys的Prime Time
           7:形式验证:Synopsys的Formality.
     
    23:寄生效应在ic设计中怎样加以克服和利用(这是我的理解,原题好像是说,ic设计过
    程中将寄生效应的怎样反馈影响设计师的设计方案)?
     
    24:用filp-floplogic-gate设计一个1位加法器,输入carryincurrent-stage,输出
    carryout和next-stage?
    process(sig_intel)
    begin
           case sig_intel is
                  when "000" => carryout <= '0';
                                       next_state <= '0';
                  when "001" => carryout <= '1';
                                       next_state <= '0';
                  when "010" => carryout <= '1';
                                       next_state <= '0';
                  when "011" => carryout <= '0';
                                       next_state <= '1';
                  when "100" => carryout <= '1';
                                       next_state <= '0';
                  when "101" => carryout <= '0';
                                       next_state <= '1';
                  when "110" => carryout <= '0';
                                       next_state <= '1';
                  when "111" => carryout <= '1';
                                       next_state <= '1';
                  when others => carryout <= 'X';
                                       next_state <= 'X';
           end case;
    end process;
     
    25:设计一个自动饮料售卖机,饮料10分钱,硬币有5分和10分两种,并考虑找零,
    1.画出fsm(有限状态机)
    2.用verilog编程,语法要符合fpga设计的要求
    3.设计工程中可使用的工具及设计大致过程?
    library IEEE;
    use IEEE.STD_LOGIC_1164.ALL;
    use IEEE.STD_LOGIC_ARITH.ALL;
    use IEEE.STD_LOGIC_UNSIGNED.ALL;
    entity drink_auto_sale is
             port(clk: in std_logic;
                       reset:in std_logic;
                       sw101:in std_logic;
                       sw102:in std_logic;
                       buy : out std_logic;
                       back: out std_logic);
    end drink_auto_sale;
    architecture Behavioral of drink_auto_sale is
    type state_type is(st0,st1);
    signal cs ,ns : state_type;
    begin
    process(clk,reset)
    begin
             if(reset = '1') then
                       cs <= st0;
             elsif(clk'event and clk = '1') then    
                       cs <= ns;
             end if;
    end process;
     
    process(reset ,cs)
    begin
             case cs is
                       when st0 =>        if( sw101 = '1') then
                                                                     ns <= st1;
                                                                     buy<= '0';
                                                                     back<= '0';
                                                            elsif(sw102 = '1') then
                                                                     ns <= st0;
                                                                     buy<= '1';
                                                                     back <= '0';
                                                            else
                                                                     ns <= st0 ;
                                                                     buy <= '0';
                                                                     back <= '0';
                                                            end if;
                       when st1 => if(sw101 = '1') then
                                                                     ns <= st0;
                                                                     buy <= '1';
                                                                     back <= '0';
                                                            elsif(sw102 = '1') then
                                                                     ns <= st0;
                                                                     buy <= '1';
                                                                     back <= '1';
                                                            end if;
                       when others => ns <= st0;
                                                                     buy<= '0';
                                                                     back <= '0';
             end  case;
    end process;
    end Behavioral;
    设计过程:设定三个状态:0分,5分;当状态为0分时,接收到5分信号脉冲后转为5分;接收到10分信号脉冲时,转到0分状态,同时弹出饮料,不找零;状态为5分时,接受到5分信号,弹出饮料,不找零,返回0分状态;当接受到10分状态时,弹出饮料,找零,并返回零分状态。
    所用设计工具:ISE7.1,modelsim,synplify
    (不知道为什么上面的状态机设计在synplify的RTL view中没能看到状态机流程图,所以状态转移图就没画)。
     
    26:什么是"线与"逻辑,要实现它,在硬件特性上有什么具体要求?
           线与逻辑是两个输出信号相连可以实现与的功能。在硬件上,要用oc门来实现,由于不用 oc门可能使灌电流过大,而烧坏逻辑门. 同时在输出端口应加一个上拉电阻。Oc门就是集电极开路门。
     
    27:什么是竞争与冒险现象?怎样判断?如何消除?
           在组合电路中,某一输入变量经过不同途径传输后,到达电路中某一汇合点的时间有先有后,这种现象称竞争;由于竞争而使电路输出发生瞬时错误的现象叫做冒险。(也就是由于竞争产生的毛刺叫做冒险)。判断方法:代数法(如果布尔式中有相反的信号则可能产生竞争和冒险现象);卡诺图:有两个相切的卡诺圈并且相切处没有被其他卡诺圈包围,就有可能出现竞争冒险;实验法:示波器观测;
    解决方法:1:加滤波电路,消除毛刺的影响;2:加选通信号,避开毛刺;3:增加冗余项消除逻辑冒险。

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  • 1,数字信号与模拟信号有什么区别? 数字信号不是连续变化的,而模拟信号是连续的。这里笔者的理解是微积分的过程中,无穷多的小数格是数字信号,而曲线是模拟信号。 2,什么是数值,什么是编码,什么是译码?...

    1,数字信号与模拟信号有什么区别?

    数字信号不是连续变化的,而模拟信号是连续的。这里笔者的理解是微积分的过程中,无穷多的小数格是数字信号,而曲线是模拟信号。

    2,什么是数值,什么是编码,什么是译码?

    数值,是进位计数制的简称,常见的有二进制,八进制,十进制,十六进制。理解什么是编码译码,就要理解什么是代码。代码是用来描述信息系统中信息(这里的信息包括数值和符号ascall)的二进制码。编码,以一定规则编制代码,用以表示十进制数值,符号等的过程。译码,将代码还原成信息的过程。

    3,什么是逻辑代数,运算规则。

    逻辑代数,又称为布尔代数(数学工具)。用以描述客观规律的逻辑关系。

    4,逻辑化简(公式法)

    意义:尽可能利用更少的元件,使用更简单的逻辑表达。

    目的:消除多余的乘积项(与项最少)和每个乘积项中多余的因子(乘积因子最少)。

    另外几个小知识1,异或取非等于同或2,这里的A表示整体(A可以等于BCD......)3,吸收法A+AB=A

    4,消项法AB+~AC+BCD=AB+~AC (冗余公式:找到互非因子,消去冗余项) 5,一般是与或的最简形式消因子法,A + ~AB = A + B 互非因子可以消去 (熟练掌握需要看大量例题)

    5,什么是最小项,最大项

    最小项性质:

    任意输入必有且仅有一个最小项为1,全体最小项为1,任意两个乘积为0

     

    依次有最小项之和和最大项之积的两种表示逻辑函数方法

    6,卡诺图

    二变量(4),三变量(8),四变量(16)卡诺图......

    排列方式要几何相邻,就是仅有一个变量不同。卡诺图的无关项用×,随意表示0/1

    化简时圈一。或者圈零后取反。得到化简后的逻辑表达式。

    7,竞争与冒险

    竞争冒险,只要有或者有可能出现A+~A或者A*~A,有可能出现竞争冒险

    消除方法增加冗余项。

    输出端口加一个小电容。

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  • 基于FPGA数电教学实验层次设计.pdf
  • FPGA面试笔试数电部分

    2020-08-14 18:28:26
    FPGA面试笔试数电部分题目整理
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    千次阅读 2019-04-03 10:36:22
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  • 今天是第一次发文章,因为没有经验,我是用WPS office 写好了,准备复制粘贴到这里来但是出了一点一点问题,我就截图发出来了。 欢迎大家指出错误。
  • 【转】FPGA笔试数电部分

    千次阅读 2011-01-19 16:43:00
    当用户通过原理图或HDL语言描述了一个逻辑电路以后,PLD/FPGA开发软件会自动计算逻辑电路的所有可能的结果,并把结果事先写入RAM,这样,每输入一个信号进行逻辑运算就等于输入一个地址进行查表,找出地址对应的内容...
  •  PAL,PLD,CPLD,FPGA   50 :用 VERILOG 或 VHDL 写一段代码 , 实现消除一个 glitch ? 将传输过来的信号经过两级触发器就可以消除毛刺。(这是我自己采用的方式:这种方式消除毛刺是需要满足一定条件的,并...
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  • 数电课设,FPGA 电子密码锁,mine中是整个项目过程,password.v 是 顶层文件。采用了ps2键盘,lcd1602;report是项目报告,latex写的。
  • 大二数电实验abs加法器等fpga实现
  • 1:什么是同步逻辑和异步逻辑?(汉王) 同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。 答案应该与上面问题一致 〔补充〕:同步时序逻辑电路的特点:各触发器的时钟端全部连接...
  • 西南科技大学数电实验FPGA报告 #数字信号基本参数与逻辑门电路功能测试及FPGA 更多请加qq:2934915716## 标题 西南科技大学数电FPGA第一次实验 西南科技大学数电FPGA第一次实验报告
  • 以下所有历程都是用Quartus II工具编写的verilog程序,主要是用来描述数字逻辑中的电路,可以实际拿来使用,都是我经过测试的! 1、非门 2、三线—八线译码器 3、四选一数据选择器 4、四位二进制数据比较器 ...
  • 数电实验的verilog程序quartus工程,testbench文件仿真通过
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  • 大家好,我是Xiaojie,桂林电子科技大学计算机在读硕士研究生,这篇内容主要是给大家分享:XLINUX-FPGA开发-基础篇-数电-门电路,接下来进入正题 文章目录概述半导体二极管门电路半导体二极管的开关特性二极管与门...
  • 数电FPGA中的触发器-20151102

    千次阅读 2015-11-07 20:36:31
    l 关于触发器的分类 1.按晶体管性质分:BJT集成电路触发器和MOS型集成电路触发器 2.按工作方式分:异步工作方式和同步工作方式;异步工作方式也就是不受时钟控制,就像基本RS触发器,同步方式就是受时钟控制,...

空空如也

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