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  • ISEIP核使用说明(14.5)1.除法器.....................................................................................................................................12.CORDIC–IP核.........................

    ISE IP

    核使用说明(

    14.5

    )

    1.

    除法器

    .....................................................................................................................................1

    2

    CORDIC

    IP

    ......................................................................................................................4

    3.CORIDC-sin/cos........................................................................................................................6

    4.CORDIC-SQRT ....................................................................................................................... 10

    5.Block Memory ...................................................................................................................... 13

    6.Shift-Register........................................................................................................................ 21

    7.ACC

    累加器

    .

    ......................................................................................................................... 25

    8.

    复数乘法器

    .......................................................................................................................... 27

    9.

    乘法器

    .................................................................................................................................. 28

    10.FFT ...................................................................................................................................... 30

    11.FIFO .................................................................................................................................... 33

    1.

    除法器

    1.

    设置

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  • ISEIP核使用说明(14.5)1.除法器.....................................................................................................................................12.CORDIC–IP核.........................

    ISE IP

    核使用说明(

    14.5

    )

    1.

    除法器

    .....................................................................................................................................1

    2

    CORDIC

    IP

    ......................................................................................................................4

    3.CORIDC-sin/cos........................................................................................................................6

    4.CORDIC-SQRT ....................................................................................................................... 10

    5.Block Memory ...................................................................................................................... 13

    6.Shift-Register........................................................................................................................ 21

    7.ACC

    累加器

    .

    ......................................................................................................................... 25

    8.

    复数乘法器

    .......................................................................................................................... 27

    9.

    乘法器

    .................................................................................................................................. 28

    10.FFT ...................................................................................................................................... 30

    11.FIFO .................................................................................................................................... 33

    1.

    除法器

    1.

    设置

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  • datasheet:https://www.xilinx.com/support/documentation/ip_documentation/clk_wiz/v4_2/pg065-clk-wiz.pdf这个时钟模块功能主要有: 主要功能有:①可以设置两个输入时钟,最多7个时钟输出。⑤可以支持不同...

    datasheet:https://www.xilinx.com/support/documentation/ip_documentation/clk_wiz/v4_2/pg065-clk-wiz.pdf

    这个时钟模块的功能主要有:

    主要的功能有:

    ①可以设置两个输入时钟,最多7个时钟输出。

    ⑤可以支持不同相位和占空比的需求。

    ⑥支持扩频技术。

    如何使用?

    首先在在第一个工程的基础上,我们添加一个Clocking Wizard的IP核。右键点击New Source,弹出如图所示的Wizard中,选择source type为IP(CORE Generator & Architecture Wizard),File name输入clk,然后点击Next。

    然后进入选择,这个时钟模块可以进行选择:

    如图所示,Page1中可以选择各个功能,是否需要相移以及扩频。本文主要使用了第一个功能,倍频。

    各个功能如下图所示:

    设置为不同频率时钟输出,如下图所示:

    分别是分频和倍频,以下为testbench:

    `timescale 1ns / 1ps

    // Company:

    // Engineer:

    //

    // Create Date: 10:58:16 08/23/2017

    // Design Name: clk

    // Module Name: G:/SIFT/SIFT/git_1/hist/tb_clk_1.v

    // Project Name: hist

    // Target Device:

    // Tool versions:

    // Description:

    //

    // Verilog Test Fixture created by ISE for module: clk

    //

    // Dependencies:

    //

    // Revision:

    // Revision 0.01 - File Created

    // Additional Comments:

    //

    module tb_clk_1;

    // Inputs

    reg CLK_IN1;

    reg RESET;

    // Outputs

    wire CLK_OUT1;

    wire CLK_OUT2;

    wire CLK_OUT3;

    wire CLK_OUT4;

    wire CLK_OUT5;

    wire LOCKED;

    // Instantiate the Unit Under Test (UUT)

    clk uut (

    .CLK_IN1(CLK_IN1),

    .CLK_OUT1(CLK_OUT1),

    .CLK_OUT2(CLK_OUT2),

    .CLK_OUT3(CLK_OUT3),

    .CLK_OUT4(CLK_OUT4),

    .CLK_OUT5(CLK_OUT5),

    .RESET(RESET),

    .LOCKED(LOCKED)

    );

    initial begin

    // Initialize Inputs

    CLK_IN1 = 0;

    RESET = 0;

    // Wait 100 ns for global reset to finish

    //#100;

    // Add stimulus here

    end

    initial begin

    forever begin

    #5 CLK_IN1 <= ~CLK_IN1;

    end

    end

    endmodule

    输出为:

    完成分频和倍频。其中locked的输出表示输出时钟信号稳定可用。

    The end.

    referrence:http://www.eefocus.com/ilove314/blog/12-02/238051_b3c65.html

    ------------------------------------------------------------------------------------------------------------------

    更新:在使用多个时钟是会出现问题:Port has illegal connections. This port is connected to an input buffe.

    解决方法:

    http://www.eetop.cn/blog/html/14/56214-20413.html

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  • 创建clk的ip核以及设置PLL的时钟输出原理:外部晶振输入50M的频率,由ip核输出想要的频率1、新建工程model再在“芯片”名称上建立clk的ip核2、设置输入写为50M3、设置想要的频率可多选4、之后完成即可 调用实例化pll...

    创建clk的ip核以及设置PLL的时钟输出

    原理:外部晶振输入50M的频率,由ip核输出想要的频率

    1、新建工程model再在“芯片”名称上建立clk的ip核

    2、设置输入写为50M

    3、设置想要的频率可多选

    4、之后完成即可 调用

    实例化pll_ip

    5、程序

    `timescale 1ns / 1ps

    //

    //仿真注意reset是先下降沿,在高电平

    //

    module model(

    input clk,

    input rst_n,

    output clk_out //pll clock output

    );

    wire locked;

    wire pll_clk_o;

    /PLL IP 调用

    pll_ip pll_ip_inst

    (

    .CLK_IN1(clk), // IN 50Mhz

    .CLK_OUT1(pll_clk_o), // OUT 25Mhz

    .CLK_OUT2(), // OUT 50Mhz

    .CLK_OUT3(), // OUT 75Mhz

    .CLK_OUT4(), // OUT 100Mhz

    // Status and control signals

    .RESET(~rst_n),// IN

    .LOCKED(locked)); // OUT

    ///调用 ODDR2 使时钟信号通过普通 IO 输出//

    ODDR2 #(

    .DDR_ALIGNMENT("NONE"), // Sets output alignment to "NONE", "C0" or "C1"

    .INIT(1'b0), // Sets initial state of the Q output to 1'b0 or 1'b1

    .SRTYPE("SYNC") // Specifies "SYNC" or "ASYNC" set/reset

    ) ODDR2_inst (

    .Q(clk_out), // 1-bit DDR output data

    .C0(pll_clk_o), // 1-bit clock input

    .C1(~pll_clk_o), // 1-bit clock input

    .CE(1'b1), // 1-bit clock enable input

    .D0(1'b1), // 1-bit data input (associated with C0)

    .D1(1'b0), // 1-bit data input (associated with C1)

    .R(1'b0), // 1-bit reset input

    .S(1'b0) // 1-bit set input

    );

    endmodule

    6、引脚

    NET "clk" LOC = T8 | TNM_NET = sys_clk_pin;

    TIMESPEC TS_sys_clk_pin = PERIOD sys_clk_pin 50000 kHz;

    NET rst_n LOC = L3 | IOSTANDARD = "LVCMOS33";

    NET clk_out LOC = J16 | IOSTANDARD = "LVCMOS33";

    7、综合测试J16引脚即可

    优势,快速方便,稳定。

    展开全文
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  • ISE中显示IP核的图形化界面

    千次阅读 2017-12-19 20:44:01
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空空如也

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