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  • AXI总线是一种高性能、高带宽、低延迟的片内总线,AXI协议描述了主从设备数据传输的方式。主设备和从设备通过握手信号建立连接(VALID和READY),握手信号包括主机发送的VALID信号,表示数据有效,从机发送的READY...

    AXI总线是一种高性能、高带宽、低延迟的片内总线,AXI协议描述了主从设备数据传输的方式。主设备和从设备通过握手信号建立连接(VALID和READY),握手信号包括主机发送的VALID信号,表示数据有效,从机发送的READY信号,表示从机准备好了接收数据。当VALID和READY都有效的时候传输开始。

    AXI总线分为五个通道:

    1. 写地址通道,包含AWVALID,AWADDR, AWREADY信号;

    2. 写数据通道,包含WVALID, WDATA,WSTRB, WREADY信号;

    3. 读地址通道,包含ARVALID, ARADDR, ARREADY信号;

    4. 读数据通道,包含RVALID, RDATA, RREADY, RRESP信号;

    5. 写应答通道,包含BVALID, BRESP, BREADY信号;

    额外还有系统通道,包含:ACLK,ARESETN信号;

    1. write data channel是一种从master到slave的传输,在一个写操作中,返回一个整体的response。

    写操作顺序为主与从进行写地址通道握手并传输地址内容,然后在写数据通道握手并传输所读内容,最后再写回应通道握手,并传输写回应数据,时钟上升沿有效。如下图所示:

    2. 突发式写时序图如下:

    这一过程的开始时,主机发送地址和控制信息到写地址通道中,然后主机发送每一个写数据到写数据通道中。当主机发送最后一个数据时,WLAST信号就变为高。当设备接收完所有数据之后他将一个写响应发送回主机来表明写事务完成。

    3. 突发式读的时序图如下:

    读操作顺序为主与从进行读地址通道握手并传输地址内容,然后在读数据通道握手并传输所读内容以及读取操作的回应,时钟上升沿有效。如图所示:

     

    当地址出现在地址总线后,传输的数据将出现在读数据通道上。设备保持VALID为低直到读数据有效。为了表明一次突发式读写的完成,设备用RLAST信号来表示最后一个被传输的数据

    4. 还可以进行重叠突发式读,连续的发送读地址,时序图如下:

    5. 下面对具体的5组信号具体说明

    1、全局信号

    信号

    描述

    ACLK

    Clock source

    全局时钟信号

    ARESETn

    Reset source

    全局复位信号,低电平有效

    2、写地址通道信号

        信号

    描述

    AWID[3:0]

    主机

    写地址ID,这个信号是写地址信号组的ID tag。

    AWADDR[31:0]

    主机

    写地址。

    AWLEN[3:0]

    主机

    突发式写的长度。此长度决定突发式写所传输的数据的个数。

    AWSIZE[2:0]

    主机

    突发式写的大小。

    AWBURST[1:0]

    主机

    突发式写的类型。

    AWLOCK[1:0]

    主机

    锁类型。

    AWCACHE[3:0]

    主机

    Cache类型。这信号指明事务的bufferable、cacheable、write-through、write-back、allocate attributes信息。

    AWPROT[2:0]

    主机

    保护类型。

    AWVALID

    主机

    写地址有效。

    1 = 地址和控制信息有效

    0 = 地址和控制信息无效

    这个信号会一直保持,直到AWREADY变为高。

    AWREADY

    设备

    写地址准备好。这个信号用来指明设备已经准备好接受地址和控制信息了。

    1 = 设备准备好

    0 =  设备没准备好

     

    3、写数据通道信号

    信号

    描述

    WID[3:0]

    主机

    写ID tag,WID的值必须与AWID的值匹配

    WDATA[31:0]

    主机

    写的数据。

    WSTRB[3:0]

    主机

    写阀门。每一位对应一个字节,WSTRB[n]标示的区间为WDATA[(8*n)+7:(8*n)]

     

     

    WLAST

    主机

    写的最后一个数据。

    WVALID

    主机

    写有效

    1 = 写数据和阀门有效

    0 =  写数据和阀门无效

    WREADY

    设备

    写就绪。指明设备已经准备好接受数据了

    1 = 设备就绪

    0 = 设备未就绪

    4、写响应通道信号

    信号

    描述

    BID[3:0]

    设备

    响应ID , 这个数值必须与AWID的数值匹配。

    BRESP[1:0]

    设备

    写响应。这个信号指明写事务的状态。可能有的响应:OKAY、EXOKAY、SLVERR、DECERR。

    BVALID

    设备

    写响应有效。

    1 = 写响应有效

    0 = 写响应无效

    BREADY

    主机

    接受响应就绪。该信号表示主机已经能够接受响应信息。

    1 = 主机就绪

    0 = 主机未就绪

     

    5、读地址通道信号

    信号

    描述

    ARID[3:0]

    主机

    读地址ID。

    ARADDR[31:0]

    主机

    读地址。

    ARLEN[3:0]

    主机

    突发式读长度。

    ARSIZE[2:0]

    主机

    突发式读大小。

    ARBURST[1:0]

    主机

    突发式读类型。

    ARLOCK[1:0]

    主机

    锁类型。

    ARCACHE[3:0]

    主机

    Cache类型。

    ARPROT[2:0]

    主机

    保护类型。

    ARVALID

    主机

    读地址有效。信号一直保持,直到ARREADY为高。

    1 = 地址和控制信息有效

    0 = 地址和控制信息无效

    ARREADY

    设备

    读地址就绪。指明设备已经准备好接受数据了。

    1 = 设备就绪

    0 = 设备未就绪

    6、读数据通道信号

    信号

    描述

    RID[3:0]

    设备

    读ID tag。RID的数值必须与ARID的数值匹配。

    RDATA[31:0]

    设备

    读数据。

    RRESP[1:0]

    设备

    读响应。这个信号指明读传输的状态:OKAY、EXOKAY、SLVERR、DECERR。

    RLAST

    设备

    读事务传送的最后一个数据。

    RVALID

    设备

    读数据有效。

    1 = 读数据有效。

    0 = 读数据无效。

    RREADY

    主机

    读数据就绪。

    1 = 主机就绪

    0 = 主机未就绪

     

    7、低功耗接口信号

    信号

    描述

    CSYSREQ

    CLOCK controller

    系统低功耗请求。此信号来自系统时钟控制器,使外围设备进入低功耗状态。

    CSYSACK

    外围设备

    低功耗请求应答。

    CACTIVE

    外围设备

    Clock active

    1 = 外围设备时钟请求

    0 = 外围设备时钟无请求

     

     

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  • AXI总线时序基本分析

    2020-03-10 21:24:44
    1.握手协议简介 (1)主要信号包括Address、data、...2.信道总线分类 (1)写地址信道(Write address channel) (2)写数据信道(Write data channel) (3)写响应信道(Write response channel) (4)读地址信道...

    1.握手协议简介
    (1)主要信号包括Address、data、control information,响应信号VALID/READY信号匹配(即两信号同时有效)来完成握手操作。

    2.信道总线分类
    (1)写地址信道(Write address channel)
    (2)写数据信道(Write data channel)
    (3)写响应信道(Write response channel)
    (4)读地址信道(Read address channel)
    (5)读数据信道(Read data channel)
    其中并没有读响应总线,只要读取的地址一到即把数据送出去

    3.写操作的时序:VALID与READY匹配
    (1)VALID信号在READY信号之前有效
    在这里插入图片描述
    INFO有效同时VALID信号有效,而READY慢一拍,因此VALID信号要再保持一拍,直到下一个时钟上升沿到来,采样到地址与数据。
    (2)READY信号比VALID信号提前到来。
    在这里插入图片描述
    READY也需要等待一拍,在源端VALID信号在T2之后有效,在T3时完成了一次单周期传输。
    (3)VALID信号和READY信号同时有效
    在这里插入图片描述
    在T2周期完成采样。

    4.信号名含义
    每一个信道都有自己的握手信号对(VALID/READY)
    写地址信道 AWVALID/AWREADY
    写数据信道 WVALID/WREADY
    写相应信道 BVALID/BREADY
    读地址信道 ARVALID/ARREADY
    读数据信道 RVALID/RREADY
    一般而言,尽量使READY信号比VALID信号提前到来,实际上只要符合以上三种时序都可支持。

    5.参考文章
    (1)LITE占用了很少的逻辑资源,不支持突发传输,属于轻量级传输总线。关于AXI-lite接口与源码分析:https://blog.csdn.net/NarutoInspire/article/details/81455589
    (2)AXI的突发传输机制:https://blog.csdn.net/l471094842/article/details/91977087

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  • 针对AXI4总线设备之间的高速数据传输需求,根据AXI4总线协议,设计实现了一种基于FPGA的AXI4总线读写时序控制方法。以FPGA为核心,采用VHDL语言,完成了满足AXI4总线协议的读猝发方式数据传输和写猝发方式数据传输...
  • AXI总线协议时序

    万次阅读 2018-04-13 21:18:23
    由于ZYNQ架构和常用接口IP核经常出现 AXI协议,赛灵思的协议手册讲解时序比较分散。所以笔者收藏AXI协议的几种时序,方便编程。1>AXI_LITE协议:( 1) 读地址通道, 包含ARVALID, ARADDR, ARREADY信号;( 2...
        由于ZYNQ架构和常用接口IP核经常出现 AXI协议,赛灵思的协议手册讲解时序比较分散。所以笔者收藏AXI协议的几种时序,方便编程。

    1>AXI_LITE协议:

    ( 1) 读地址通道, 包含ARVALID, ARADDR, ARREADY信号;

    ( 2) 读数据通道, 包含RVALID, RDATA, RREADY, RRESP信号;

    ( 3) 写地址通道, 包含AWVALID, AWADDR, AWREADY信号;

    ( 4) 写数据通道, 包含WVALID, WDATA, WSTRB, WREADY信号;

    ( 5) 写应答通道, 包含BVALID, BRESP, BREADY信号;( 6) 系统通道, 包含: ACLK, ARESETN信号。

    AXI4总线和AXI4-Lite总线的信号也有他的命名特点:读地址信号都是以AR开头( A: address; R: read)写地址信号都是以AW开头( A: address; W: write)读数据信号都是以R开头( R: read)写数据信号都是以W开头( W: write)


    XI4总线和AXI4-Lite总线的信号也有他的命名特点:读地址信号都是以AR开头( A: address; R: read)写地址信号都是以AW开头( A: address; W: write)读数据信号都是以R开头( R: read)写数据信号都是以W开头( W: write)

    AXI4总线和AXI4-Lite总线的信号也有他的命名特点:读地址信号都是以AR开头( A: address; R: read)写地址信号都是以AW开头( A: address; W: write)读数据信号都是以R开头( R: read)写数据信号都是以W开头( W: write)

    AXI4总线和AXI4-Lite总线的信号也有他的命名特点:读地址信号都是以AR开头( A: address; R: read)写地址信号都是以AW开头( A: address; W: write)读数据信号都是以R开头( R: read)写数据信号都是以W开头( W: write)

    AXI4总线和AXI4-Lite总线的信号也有他的命名特点:读地址信号都是以AR开头( A: address; R: read)写地址信号都是以AW开头( A: address; W: write)读数据信号都是以R开头( R: read)写数据信号都是以W开头( W: write)

    AXI_LITE读时序:


    AXI_LITE:写时序


    2>AXI_STREAM:

    AXI4-Stream总线的组成有:

    ( 1) ACLK信号: 总线时钟, 上升沿有效;

    ( 2) ARESETN信号: 总线复位, 低电平有效

    ( 3) TREADY信号: 从机告诉主机做好传输准备;

    ( 4) TDATA信号: 数据, 可选宽度32,64,128,256bit

    ( 5) TSTRB信号: 每一bit对应TDATA的一个有效字节, 宽度为TDATA/8

    ( 6) TLAST信号: 主机告诉从机该次传输为突发传输的结尾;

    ( 7) TVALID信号: 主机告诉从机数据本次传输有效;

    ( 8) TUSER信号 : 用户定义信号, 宽度为128bit。



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  • 基于FPGA的AXI4总线时序设计与实现.pdf
  • AXI总线

    2018-10-16 10:21:42
    axi总线是arm公司开发的一套soc总线标准,用于片上系统设计时各个模块之间的互联操作,被广大的ic设计厂商所使用。AXI是高级扩展接口,在AMBA3.0中提出,AMBA4.0将其修改升级为AXI4.0。AMBA4.0 包括AXI4.0、AXI4.0-...

    AXI 总线概述

    1.简介:
    axi总线是arm公司开发的一套soc总线标准,用于片上系统设计时各个模块之间的互联操作,被广大的ic设计厂商所使用。AXI是高级扩展接口,在AMBA3.0中提出,AMBA4.0将其修改升级为AXI4.0。AMBA4.0 包括AXI4.0、AXI4.0-lite、ACE4.0、AXI4.0-stream
    AXI4.0-lite是AXI的简化版本,ACE4.0 是AXI缓存一致性扩展接口,AXI4.0-stream是ARM公司和Xilinx公司一起提出,主要用在FPGA进行以数据为主导的大量数据的传输应用。

    1.1 关于AXI协议

    AMBA AXI协议支持支持高性能、高频率系统设计。

    适合高带宽低延时设计
    无需复杂的桥就能实现高频操作
    能满足大部分器件的接口要求
    适合高初始延时的存储控制器
    提供互联架构的灵活性与独立性
    向下兼容已有的AHB和APB接口
    关键特点:

    分离的地址/控制、数据相位
    使用字节线来支持非对齐的数据传输
    使用基于burst的传输,只需传输首地址
    分离的读、写数据通道,能提供低功耗DMA
    支持多种寻址方式
    支持乱序传输
    允许容易的添加寄存器级来进行时序收敛

    总线的两端可以分为master和slave,他们直接一般通过interconnect连接,如果是一对一的话,interconnect可以没有。
    是的V是在这里插入图片描述
    1.2 AXI架构

    AXI协议是基于burst的传输,并且定义了以下5个独立的传输通道:读地址通道、读数据通道、写地址通道、写数据通道、写响应通道。

    地址通道携带控制消息用于描述被传输的数据属性,数据传输使用写通道来实现“主”到“从”的传输,“从”使用写响应通道来完成一次写传输;读通道用来实现数据从“从”到“主”的传输。

    读架构

    写架构

    AXI是基于VALID/READY的握手机制数据传输协议,传输源端使用VALID表明地址/控制信号、数据是有效的,目的端使用READY表明自己能够接受信息。

    读/写地址通道:读、写传输每个都有自己的地址通道,对应的地址通道承载着对应传输的地址控制信息。

    读数据通道:读数据通道承载着读数据和读响应信号包括数据总线(8/16/32/64/128/256/512/1024bit)和指示读传输完成的读响应信号。

    写数据通道:写数据通道的数据信息被认为是缓冲(buffered)了的,“主”无需等待“从”对上次写传输的确认即可发起一次新的写传输。写通道包括数据总线(8/16…1024bit)和字节线(用于指示8bit 数据信号的有效性)。

    写响应通道:“从”使用写响应通道对写传输进行响应。所有的写传输需要写响应通道的完成信号。

    接口与互联

    AXI协议提供单一的接口定义,能用在下述三种接口之间:master/interconnect、slave/interconnect、master/slave。

    可以使用以下几种典型的系统拓扑架构:

    共享地址与数据总线
    共享地址总线,多数据总线
    multilayer多层,多地址总线,多数据总线
    在大多数系统中,地址通道的带宽要求没有数据通道高,因此可以使用共享地址总线,多数据总线结构来对系统性能和互联复杂度进行平衡。

    寄存器片(Register Slices):

    每个AXI通道使用单一方向传输信息,并且各个通道直接没有任何固定关系。因此可以可以在任何通道任何点插入寄存器片,当然这会导致额外的周期延迟。

    使用寄存器片可以实现周期延迟(cycles of latency)和最大操作频率的折中;使用寄存器片可以分割低速外设的长路径。
    2.信号描述

    表 2-1 全局信号

    在这里插入图片描述
    表 2-2 写地址通道信号

    在这里插入图片描述
    表 2-3 写数据通道信号
    在这里插入图片描述
    表 2-4 写响应通道信号
    在这里插入图片描述
    表 2-5 读地址通道信号
    这里写图片描述
    在这里插入图片描述
    表 2-6 读数据通道信号
    这里写图片描述

    表 2-7 低功耗接口信号
    在这里插入图片描述

    3.信号接口要求

    3.1时钟复位

    时钟

    每个AXI组件使用一个时钟信号ACLK,所有输入信号在ACLK上升沿采样,所有输出信号必须在ACLK上升沿后发生。

    复位

    AXI使用一个低电平有效的复位信号ARESETn,复位信号可以异步断言,但必须和时钟上升沿同步去断言。

    复位期间对接口有如下要求:①主机接口必须驱动ARVALID,AWVALID,WVALID为低电平;②从机接口必须驱动RVALID,BVALID为低电平;③所有其他信号可以被驱动到任意值。

    在复位后,主机可以在时钟上升沿驱动ARVALID,AWVALID,WVALID为高电平。

    3.2基本读写传输

    握手过程

    5个传输通道均使用VALID/READY信号对传输过程的地址、数据、控制信号进行握手。使用双向握手机制,传输仅仅发生在VALID、READY同时有效的时候。下图是几种握手机制:

    图 3-1 VALID before READY 握手
    这里写图片描述

    图 3-2 READY before VALID 握手
    这里写图片描述

    图 3-3 VALID with READY 握手
    这里写图片描述

    通道信号要求

    通道握手信号:每个通道有自己的xVALID/xREADY握手信号对。

    写地址通道:当主机驱动有效的地址和控制信号时,主机可以断言AWVALID,一旦断言,需要保持AWVALID的断言状态,直到时钟上升沿采样到从机的AWREADY。AWREADY默认值可高可低,推荐为高(如果为低,一次传输至少需要两个周期,一个用来断言AWVALID,一个用来断言AWREADY);当AWREADY为高时,从机必须能够接受提供给它的有效地址。

    写数据通道:在写突发传输过程中,主机只能在它提供有效的写数据时断言WVALID,一旦断言,需要保持断言状态,知道时钟上升沿采样到从机的WREADY。WREADY默认值可以为高,这要求从机总能够在单个周期内接受写数据。主机在驱动最后一次写突发传输是需要断言WLAST信号。

    写响应通道:从机只能它在驱动有效的写响应时断言BVALID,一旦断言需要保持,直到时钟上升沿采样到主机的BREADY信号。当主机总能在一个周期内接受写响应信号时,可以将BREADY的默认值设为高。

    读地址通道:当主机驱动有效的地址和控制信号时,主机可以断言ARVALID,一旦断言,需要保持ARVALID的断言状态,直到时钟上升沿采样到从机的ARREADY。ARREADY默认值可高可低,推荐为高(如果为低,一次传输至少需要两个周期,一个用来断言ARVALID,一个用来断言ARREADY);当ARREADY为高时,从机必须能够接受提供给它的有效地址。

    读数据通道:只有当从机驱动有效的读数据时从机才可以断言RVALID,一旦断言需要保持直到时钟上升沿采样到主机的BREADY。BREADY默认值可以为高,此时需要主机任何时候一旦开始读传输就能立马接受读数据。当最后一次突发读传输时,从机需要断言RLAST。

    通道间关系

    AXI协议要求通道间满足如下关系:

    写响应必须跟随最后一次burst的的写传输
    读数据必须跟随数据对应的地址
    通道握手信号需要确认一些依耐关系
    通道握手信号的依耐关系

    为防止死锁,通道握手信号需要遵循一定的依耐关系。①VALID信号不能依耐READY信号。②AXI接口可以等到检测到VALID才断言对应的READY,也可以检测到VALID之前就断言READY。下面有几个图表明依耐关系,单箭头指向的信号能在箭头起点信号之前或之后断言;双箭头指向的信号必须在箭头起点信号断言之后断言。

    图 3-4 读传输握手依耐关系
    这里写图片描述

    图 3-5 写传输握手依耐关系
    这里写图片描述

    图 3-6 从机写响应握手依耐关系
    这里写图片描述

    3.3传输结构

    地址结构

    AXI协议是基于burst的,主机只给出突发传输的第一个字节的地址,从机必须计算突发传输后续的地址。突发传输不能跨4KB边界(防止突发跨越两个从机的边界,也限制了从机所需支持的地址自增数)。

    1)突发长度

    ARLEN[7:0]决定读传输的突发长度,AWLEN[7:0]决定写传输的突发长度。AXI3只支持116次的突发传输(Burst_length=AxLEN[3:0]+1),AXI4扩展突发长度支持INCR突发类型为1256次传输,对于其他的传输类型依然保持1~16次突发传输(Burst_Length=AxLEN[7:0]+1)。

    burst传输具有如下规则:

    wraping burst ,burst长度必须是2,4,8,16
    burst不能跨4KB边界
    不支持提前终止burst传输
    所有的组件都不能提前终止一次突发传输。然而,主机可以通过解断言所有的写的strobes来使非所有的写字节来减少写传输的数量。读burst中,主机可以忽略后续的读数据来减少读个数。也就是说,不管怎样,都必须完成所有的burst传输。

    注:对于FIFO,忽略后续读数据可能导致数据丢失,必须保证突发传输长度和要求的数据传输大小匹配。

    突发大小

    ARSIZE[2:0],读突发传输;AWSIZE[2:0],写突发传输。

    AxSIZE[2:0] bytes in transfer

    ‘b000      1

    ‘b001      2

    ‘b010      4

    ‘b011      8

    ‘b100      16

    ‘b101      32

    ‘b110      64

    ‘b111      128

    突发类型

    FIXED:突发传输过程中地址固定,用于FIFO访问

    INCR:增量突发,传输过程中,地址递增。增加量取决AxSIZE的值。

    WRAP:回环突发,和增量突发类似,但会在特定高地址的边界处回到低地址处。回环突发的长度只能是2,4,8,16次传输,传输首地址和每次传输的大小对齐。最低的地址整个传输的数据大小对齐。回环边界等于(AxSIZE*AxLEN)。

    AxBURST[1:0]    burst type

    ‘b00          FIXED

    ‘b01          INCR

    ‘b10          WRAP

    ‘b11          Reserved

    Start_Address=AxADDR

    Number_Bytes=2^AxSIZE

    Burst_Length=AxLEN+1

    Aligned_Addr=(INT(Start_Address/Number_Bytes))xNumber_Bytes。//INT表示向下取整。

    对于INCR突发和WRAP突发但没有到达回环边界,地址由下述方程决定:

    Address_N=Aligned_Address+(N-1)xNumber_Bytes

    WRAP突发,突发边界:

    Wrap_Boundary=(INT(Start_Address/(Number_Bytes x Burst_Length)))x(Number_Bytes x Burst_Length)

    数据读写结构

    WSTRB[n:0]对应于对应的写字节,WSTRB[n]对应WDATA[8n+7:8n]。WVALID为低时,WSTRB可以为任意值,WVALID为高时,WSTRB为高的字节线必须指示有效的数据。

    窄传输

    当主机产生比它数据总线要窄的传输时,由地址和控制信号决定哪个字节被传输:

    INCR和WRAP,不同的字节线决定每次burst传输的数据,FIXED,每次传输使用相同的字节线。

    下图给出了5次突发传输,起始地址为0,每次传输为8bit,数据总线为32bit,突发类型为INCR。

    图 3-7 窄传输示例1
    这里写图片描述

    下图给出3次突发,起始地址为4,每次传输32bit,数据总线为64bit。

    图 3-8 窄传输示例2
    这里写图片描述

    非对齐传输

    AXI支持非对齐传输。在大于一个字节的传输中,第一个自己的传输可能是非对齐的。如32-bit数据包起始地址在0x1002,非32bit对齐。

    主机可以①使用低位地址线来表示非对齐的起始地址;②提供对齐的起始地址,使用字节线来表示非对齐的起始地址。

    图 3-9 对齐非对齐传输示例1-32bit总线
    这里写图片描述

    图 3-10 对齐非对齐传输示例2-64bit总线
    这里写图片描述

    图 3-11 对齐的回环传输示例
    这里写图片描述

    读写响应结构

    读传输的响应信息是附加在读数据通道上的,写传输的响应在写响应通道。

    RRESP[1:0],读传输

    BRESP[1:0],写传输

    OKAY(‘b00):正常访问成功

    EXOKAY(‘b01):Exclusive 访问成功

    SLVERR(‘b10):从机错误。表明访问已经成功到了从机,但从机希望返回一个错误的情况给主机。

    DECERR(‘b11):译码错误。一般由互联组件给出,表明没有对应的从机地址。

    新的改变

    我们对Markdown编辑器进行了一些功能拓展与语法支持,除了标准的Markdown编辑器功能,我们增加了如下几点新功能,帮助你用它写博客:

    1. 全新的界面设计 ,将会带来全新的写作体验;
    2. 在创作中心设置你喜爱的代码高亮样式,Markdown 将代码片显示选择的高亮样式 进行展示;
    3. 增加了 图片拖拽 功能,你可以将本地的图片直接拖拽到编辑区域直接展示;
    4. 全新的 KaTeX数学公式 语法;
    5. 增加了支持甘特图的mermaid语法1 功能;
    6. 增加了 多屏幕编辑 Markdown文章功能;
    7. 增加了 焦点写作模式、预览模式、简洁写作模式、左右区域同步滚轮设置 等功能,功能按钮位于编辑区域与预览区域中间;
    8. 增加了 检查列表 功能。

    功能快捷键

    撤销:Ctrl/Command + Z
    重做:Ctrl/Command + Y
    加粗:Ctrl/Command + B
    斜体:Ctrl/Command + I
    标题:Ctrl/Command + Shift + H
    无序列表:Ctrl/Command + Shift + U
    有序列表:Ctrl/Command + Shift + O
    检查列表:Ctrl/Command + Shift + C
    插入代码:Ctrl/Command + Shift + K
    插入链接:Ctrl/Command + Shift + L
    插入图片:Ctrl/Command + Shift + G

    合理的创建标题,有助于目录的生成

    直接输入1次#,并按下space后,将生成1级标题。
    输入2次#,并按下space后,将生成2级标题。
    以此类推,我们支持6级标题。有助于使用TOC语法后生成一个完美的目录。

    如何改变文本的样式

    强调文本 强调文本

    加粗文本 加粗文本

    标记文本

    删除文本

    引用文本

    H2O is是液体。

    210 运算结果是 1024.

    插入链接与图片

    链接: link.

    图片: Alt

    带尺寸的图片: Alt

    当然,我们为了让用户更加便捷,我们增加了图片拖拽功能。

    如何插入一段漂亮的代码片

    博客设置页面,选择一款你喜欢的代码片高亮样式,下面展示同样高亮的 代码片.

    // An highlighted block
    var foo = 'bar';
    

    生成一个适合你的列表

    • 项目
      • 项目
        • 项目
    1. 项目1
    2. 项目2
    3. 项目3
    • 计划任务
    • 完成任务

    创建一个表格

    一个简单的表格是这么创建的:

    项目 Value
    电脑 $1600
    手机 $12
    导管 $1

    设定内容居中、居左、居右

    使用:---------:居中
    使用:----------居左
    使用----------:居右

    第一列 第二列 第三列
    第一列文本居中 第二列文本居右 第三列文本居左

    SmartyPants

    SmartyPants将ASCII标点字符转换为“智能”印刷标点HTML实体。例如:

    TYPE ASCII HTML
    Single backticks 'Isn't this fun?' ‘Isn’t this fun?’
    Quotes "Isn't this fun?" “Isn’t this fun?”
    Dashes -- is en-dash, --- is em-dash – is en-dash, — is em-dash

    创建一个自定义列表

    Markdown
    Text-to-HTML conversion tool
    Authors
    John
    Luke

    如何创建一个注脚

    一个具有注脚的文本。2

    注释也是必不可少的

    Markdown将文本转换为 HTML

    KaTeX数学公式

    您可以使用渲染LaTeX数学表达式 KaTeX:

    Gamma公式展示 Γ(n)=(n1)!nN\Gamma(n) = (n-1)!\quad\forall n\in\mathbb N 是通过欧拉积分

    Γ(z)=0tz1etdt . \Gamma(z) = \int_0^\infty t^{z-1}e^{-t}dt\,.

    你可以找到更多关于的信息 LaTeX 数学表达式here.

    新的甘特图功能,丰富你的文章

    Mon 06Mon 13Mon 20已完成 进行中 计划一 计划二 现有任务Adding GANTT diagram functionality to mermaid
    • 关于 甘特图 语法,参考 这儿,

    UML 图表

    可以使用UML图表进行渲染。 Mermaid. 例如下面产生的一个序列图::

    张三李四王五你好!李四, 最近怎么样?你最近怎么样,王五?我很好,谢谢!我很好,谢谢!李四想了很长时间,文字太长了不适合放在一行.打量着王五...很好... 王五, 你怎么样?张三李四王五

    这将产生一个流程图。:

    链接
    长方形
    圆角长方形
    菱形
    • 关于 Mermaid 语法,参考 这儿,

    FLowchart流程图

    我们依旧会支持flowchart的流程图:

    Created with Raphaël 2.2.0开始我的操作确认?结束yesno
    • 关于 Flowchart流程图 语法,参考 这儿.

    导出与导入

    导出

    如果你想尝试使用此编辑器, 你可以在此篇文章任意编辑。当你完成了一篇文章的写作, 在上方工具栏找到 文章导出 ,生成一个.md文件或者.html文件进行本地保存。

    导入

    如果你想加载一篇你写过的.md文件或者.html文件,在上方工具栏可以选择导入功能进行对应扩展名的文件导入,
    继续你的创作。


    1. mermaid语法说明 ↩︎

    2. 注脚的解释 ↩︎

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axi总线时序