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  • 同步二进制计数器小论文同步二进制计数器小论文
  • 一、设计原理4位同步二进制加法计数器的工作原理是指当时钟信号clk的上升沿到来时,且复位信号clr低电平有效时,就把计数器的状态清0。在clr复位信号无效(即此时高电平有效)的前提下,当clk的上升沿到来时,如果...

    一、设计原理

    4位同步二进制加法计数器的工作原理是指当时钟信号clk的上升沿到来时,且复位信号clr低电平有效时,就把计数器的状态清0。

    在clr复位信号无效(即此时高电平有效)的前提下,当clk的上升沿到来时,如果计数器原态是15,计数器回到0态,否则计数器的状态将加1

    二、VHDL源程序

    library ieee;

    use ieee.std_logic_1164.all;

    entity cnt4e is

    port(clk,clr:in std_logic;

    cout:out std_logic;

    q:buffer integer range 0 to 15);

    end cnt4e;

    architecture one of cnt4e is

    begin

    process(clk,clr)

    begin

    if clk'event and clk='1'then

    if clr='1'then

    if q=15 then q<=0;

    cout<='0';

    elsif q=14 then q<=q+1;

    cout<='1';

    else q<=q+1;

    end if;

    else q<=0;

    cout<='0';

    end if;

    end if;

    end process;

    end one;

    三、仿真波形图

    VerilogHDL和一个的编程语言其实也差不多,关键在于首先要了解所搭的电路。不仅仅是纯语言思想,同时动手实践也相当重要。

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  • 74161是4位二进制计数器,有同步置数和异步清零功能。下面所有的计数器方案都用同步逻辑来进行设计(1)60进制计数器,进位条件为59,转换成二进制是111011需要用两片74161,N1作为低4位计数,N2最为高两位计数N1、N2...

    74161是4位二进制计数器,有同步置数和异步清零功能。

    下面所有的计数器方案都用同步逻辑来进行设计

    (1)60进制计数器,进位条件为59,转换成二进制是111011

    需要用两片74161,N1作为低4位计数,N2最为高两位计数

    N1、N2的R都接VCC(不用异步清零),A、B、C、D都接GND(进位时同步清零),CP都接时钟。

    N1的EP、ET接VCC,RCo接到N2的EP,N2的ET接VCC,完成两片直接的进位连接。

    N1的Qa、Qb、Qd和N2的Qa、Qb接成与逻辑Q60,这是60进位条件,再取反后接到N1与N2的LD上。

    最终的输出从高到低为:N2-Qb、N2-Qa、N1-Qd、N1-Qc、N1-Qb、N1-Qa,进位信号是Q60。

    (2)6×10进制计数器

    这个就容易了,先做一个单片的10进制计数器,进位条件为9,即二进制1001

    R、ET接VCC,A、B、C、D接GND,CP接时钟,EP作为进位输入用。

    EP、Qd、Qa三个信号接成与逻辑Q10,这是单片的进位条件,再取反后接到LD上。

    下面是6片级联,N1-N6,N1是最低位,N6是最高位,主要是进位连接。

    VCC接N1的EP;N1的Q10接到N2的EP;N2的Q10接到N3的EP;……;N5的Q10接到N6的EP。

    (3)10×6进制计数器

    这个一样容易,先做一个单片的6进制计数器,进位条件为5,即二进制101

    R、ET接VCC,A、B、C、D接GND,CP接时钟,EP作为进位输入用。

    EP、Qd、Qa三个信号接成与逻辑Q6,这是单片的进位条件,再取反后接到LD上。

    下面是10片级联,N1-N10,N1是最低位,N10是最高位,主要是进位连接。

    VCC接N1的EP;N1的Q6接到N2的EP;N2的Q6接到N3的EP;……;N9的Q6接到N10的EP。

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  • 十四进制计数器.zip

    2020-07-03 23:07:34
    这是我们数电实验题目: 使用74ls160和74ls161设计24进制计数器即: 用一片 74LS160 同步十进制计数器和一片 74LS161 同步二进制计数器,连接成二十四 进制的计时电路。输入信号为数字脉冲信号。
  • 同歩二进制加法计数器3位同步二进制加法计数器如图所示。3位同步二进制加法计数器计数器是一个3位同步二进制加法计数器,它由3个JK触发器和一个与门组成。与 异步计数器不同的是,它将计数脉冲同时送到每个触发器...

    同歩二进制加法计数器

    3位同步二进制加法计数器如图所示。

    7d661fbfd01732e5a8f628c0b4f1e0eb.png

    3位同步二进制加法计数器

    该计数器是一个3位同步二进制加法计数器,它由3个JK触发器和一个与门组成。与 异步计数器不同的是,它将计数脉冲同时送到每个触发器的CP端,计数脉冲到来时,各个触发器同时工作,这种形式的计数器成为同步计数器。

    334acc1598e5bf3003ab684de58a90ae.png

    数字计数器

    计数器的工作过程分为两步。

    第一步:计数器复位清零。

    在工作前应先对计数器进行复位清零。在复位控制端送一个负脉冲到各触发器Rd端, 触发器状态都变为“0",即Q2Q1Q0=000 。

    第二步:计数器开始计数。

    当第1个时钟脉冲的下降沿到来时,3个触发器同时工作。在时钟脉冲下降沿到来时, 触发器F。的J=K=1 (J、K悬空为“1”),触发器F0状态翻转,由“0”变为“1”;在时钟脉冲下降沿到来时,触发器F1的J=K=Q0=0 (注:在时钟脉冲下降沿刚到来时,触发器F0状态 还未变为“1”),触发器F1状态保持不变,仍为“0”;在时钟脉冲下降沿到来时,触发器F2 的

    J=K=Q0*Q1=0*0=0 (注:在时钟脉冲下降沿刚到来时,触发器F0、F1状态还未变化,均 为“0”),触发器F2状态保持不变,仍为“0”。第1个时钟脉冲过后,计数器的Q2Q1Q=OO1.

    83592d6d7c91c9e8d6189450988b5a70.png

    数字芯片

    同理,当第37个时钟脉冲下降沿到来时,计数器状态依次变为011、100, 101、110、 111;当再来一个时钟脉冲时,计数器状态又变为000。

    从上面的分析可以看出,同步计数器的各个触发器在时钟脉冲的控制下同时工作,计数速度快。如果将图中的Q0 Q1改接到Q0非 Q1非上,就可以构成同步二进制减法计数器。

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  • 同步四位二进制加法计数器逻辑电路图如下: 同步四位二进制减法计数器逻辑电路图如下:

    同步四位二进制加法计数器逻辑电路图如下:在这里插入图片描述
    同步四位二进制减法计数器逻辑电路图如下:在这里插入图片描述

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  • 30进制计数器.zip

    2020-07-03 23:10:33
    这是我们这次的数电实验题目: 用一片 74LS160 同步十进制计数器和一片 74LS161 同步二进制计数器,连接成三十进 制的计时电路。输入信号为数字脉冲信号。
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空空如也

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同步二进制计数器