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  • 包括D触发器逻辑功能测试1、D触发器逻辑功能测试2、D触发器逻辑功能测试3、利用74LS161设计BCD5421码十进制计数器,multisim模拟电路完全正常
  • 实验仪器Multisim电路仿真逻辑分析仪函数发生器单刀双掷开关74LS73 双J-K触发器 3片 74LS175 四D触发器 1片74LS160 十进制计数器 1片74LS08 二输入端与门 1片 74LS00 二输入端与非门 2片74LS04 二输入端或非门 1片...

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    实验仪器

    • Multisim电路仿真
    • 逻辑分析仪
    • 函数发生器
    • 单刀双掷开关
    • 74LS73 双J-K触发器 3片
    • 74LS175 四D触发器 1片
    • 74LS160 十进制计数器 1片
    • 74LS08 二输入端与门 1片
    • 74LS00 二输入端与非门 2片
    • 74LS04 二输入端或非门 1片

    实验目的

    1. 掌握组合逻辑电路的功能测试。
    2. 验证半加器和全加器的逻辑功能。
    3. 学会逻辑分析仪的使用方法。

    实验原理

    计数器是最典型的时序电路之一。它可对脉冲的个数进行计数。计数器的种类繁多,分类方法也有多种,例如,按进位数值来分类,可分为二进制计数器、二十进制器等;按计数器中触发器翻转的次序来分类,可以分为同步计数器和异步计数器;按计数过程中计数器数字的增减来分类,可以分为加法计数器、减法计数器和可逆计数器等。(具体参考数字电子技术理论部分第五章内容)

    实验内容

    1. 验证JK,D触发器的逻辑功能。

    JK触发器:当J=K=0时,状态不变;当J=0,K=1时,二次状态为0;当J=1,K=0时,二次状态为1;当J=K=1时,二次状态与当前状态相反。D触发器:当D=1时,q=0;当D=0时,q=1。

    5a54cd82ba50b451a075b6e82f85bdfe.png
    J=K=D=0,设置逻辑分析仪频率75Hz

    改变D、K,观察波形图变化

    c12212e5c2ac5365270a65be519d50eb.png
    J=1,K=0,D=1

    改变J、K,观察波形图变化

    71a29b0690666cadcd31baa742c35d15.png
    J=0,K=1,D=1

    改变J,观察波形图变化

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    J=1,K=1,D=1

    2. 七进制同步加法计数器。

    ① 用JK触发器设计电路,并画出电路图。

    afd4303369eab0db3abbeb7509b72a97.png
    设置逻辑分析仪频率75Hz

    ② 对此电路进行仿真,获得输出波形图。

    c291fa676d9cfd66908985be02ff0442.png

    3. 五进制同步加法计数器。

    ① 采用74160芯片,采用置数或清零端实现。

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    本电路采用清零端实现功能,设置逻辑分析仪频率75Hz

    ② 对此电路进行仿真,获得输出波形图。

    0670209971d88d5943bf506c9ebadf85.png
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  • 触发器详解——(一)D触发器

    万次阅读 多人点赞 2020-02-16 08:49:30
    触发器是时序逻辑电路的基本单元,用来存储1位2进制信息,具有记忆和存储功能,其信息由双稳态电路来保存。触发器位脉冲边缘敏感器间,分为上升沿敏感和下降沿敏感。触发器的种类很多,由D触发器,J-K触发器,T...

    触发器是时序逻辑电路的基本单元,用来存储1位2进制信息,具有记忆和存储功能,其信息由双稳态电路来保存。触发器位脉冲边缘敏感器间,分为上升沿敏感和下降沿敏感。触发器的种类很多,由D触发器,J-K触发器,T触发器等。并且根据运用场景的不同,触发器还会有置位,复位,使能和选择等功能。

    1、D触发器介绍

    D触发器是一种最简单的触发器,在触发边沿到来时,将输入端的值存入其中,并且这个值与当前存储的值无关。在两个有效的脉冲边沿之间,D的跳转不会影响触发器存储的值,但是在脉冲边沿到来之前,输入端D必须有足够的建立时间,保证信号稳定。D触发器的逻辑符号如图1-1所示。
    图1-1
    D触发器逻辑符号

    2、电路结构

    触发器主要有两种电路结构,CMOS逻辑门如图2-1,和传输门构成的D触发器如图2-2
    图2-1CMOS逻辑门构成D触发器
    D触发器电路结构
    图2-2,传输门构成D触发器
    在这里插入图片描述
    两种电路结构实现的D触发器功能一模一样,我们以图2-1为例来分析触发工作原理。如图2-1所示:在clk上升沿到来之前,D输入端无论输入任何值触发器状态不会改变,次态等于现态。当时钟上升沿到来时,与时钟信号连接的非门产生的短暂延迟,使得触发器状态置成D输入端的状态。

    3、触发器特性表

    D触发器特性表
    在这里插入图片描述

    4、Verilog HDL语言描述D触发器

    1位D触发器

    module dff(clk,clr,rst,d,q);//clr清0,rst复位
    	input clk,clr,rst,d;
    	output q;
    	reg q;
    	always@(posedge clk or posedge clr)
    	begin
    		if(clr==1'b1)q<=1'b0;
    		else if(rst==1'b1)q<=1'b1;
    		else q<=d;
    	end
    endmodule
    

    测试代码

    module dff_t;
    	reg clk,rst,clr,d;
    	wire q;
    	initial
    		begin 
    			clk=1'b0;
    			forever #10 clk=~clk;
    		end
    	initial 
    		begin
    			clr=1'b0;
    			rst=1'b0; d=1'b0;
    			#10 rst=1'b1;clr=1'b0;d=1'b0;
    			#10 rst=1'b1;clr=1'b1;d=1'b1;
    			#10 rst=1'b0;clr=1'b0;d=1'b1;
    			#20 d=1'b0;
    			#20 d=1'b1;
    		end
    	dff U1(.clk(clk),.clr(clr),.rst(rst),.d(d),.q(q));
    endmodule 
    

    仿真波形
    在这里插入图片描述

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  • D触发器是一个具有记忆功能的,具有两个稳定状态的信息存储器件,是构成多种时序电路的最基本逻辑单元,也是数字逻辑电路中一种重要的单元电路。 D触发器(data flip-flop或delay flip-flop)由4个与非门组成,其中...

    本文内容:
    1、在 Quartus-II 中自己用门电路设计一个D触发器,并进行仿真,时序波形验证;
    2、在 Quartus-II 中直接调用一个D触发器电路,进行仿真,时序波形验证,与2做比较;
    3、在 Quartus-II用Verilog语言写一个D触发器,进行仿真验证,与3做比较。

    一、D触发器简介

    • D触发器是一个具有记忆功能的,具有两个稳定状态的信息存储器件,是构成多种时序电路的最基本逻辑单元,也是数字逻辑电路中一种重要的单元电路。
      在这里插入图片描述
    • D触发器(data flip-flop或delay flip-flop)由4个与非门组成,其中G1和G2构成基本RS触发器。

    功能表:

    D CLK Q QN
    0 时钟上升沿 0 1
    1 时钟上升沿 1 0
    × 0 last Q last QN
    × 1 last Q last QN

    时序图:
    在这里插入图片描述

    二、创建D触发器原理图并仿真

    2.1 新建工程

    • 【File】→【New Project Wizard…】。
      在这里插入图片描述
    • 点击【Next >】。
      在这里插入图片描述
    • 选择工程保存路径及工程名,然后点击【Next >】。
      在这里插入图片描述
    • 这里是添加已有的工程设计文件,不需要添加,点击【Next >】。
      在这里插入图片描述
    • 根据使用的 FPGA,进行选择芯片系列及类型,然后点击【Next >】。
      在这里插入图片描述
    • 保持 Simulation 为 < None >,然后点击【Next >】。
      在这里插入图片描述
    • 配置信息,点击【Finish】。
      在这里插入图片描述

    2.2 创建原理图文件

    • 【File】→【New…】。
      在这里插入图片描述
    • 选择【Block Diagram/Schematic File】,点击【OK】。
      在这里插入图片描述
    • 点击【插头图标】弹出工具窗口,搜索元件,然后在图纸上摆放:
      • 4 个 nand2 与非门;
      • 1 个 not 非门。
    • 如下图所示(Ctrl + 滚轮,可放大缩小):
      在这里插入图片描述
    • 添加两个输入管脚和两个输出管脚,双击 Pin Name 即可修改管脚名。
      在这里插入图片描述
    • 鼠标左键按住连接管脚即可,完整图如下:
      在这里插入图片描述
    • 保存电路图。
      在这里插入图片描述

    2.3 编译原理图文件

    • 启动分析与综合(全编译)。
      在这里插入图片描述
      在这里插入图片描述
    • 查看硬件电路图:点击【Tools】→【Netlist Viewers】→【RTL Viewer】。
      在这里插入图片描述
    • 结果如下:
      在这里插入图片描述

    2.4 创建 VWF 文件

    • 点击【File】→【New】,选择【University Program VWF】。
      在这里插入图片描述
    • 选择【Edit】→【Insert】→【Insert Node or Bus…】。
      在这里插入图片描述
    • 点击【Node Finder…】,然后点击【List】会罗列出四个管脚,点击【>>】选择全部,然后点击【OK】,自动补全了【Name】,然后点击【OK】。
      在这里插入图片描述
      在这里插入图片描述
    • 编辑输入 CLK,产生时钟信号。
      在这里插入图片描述
    • 选中要修改的区域,然后双击,修改为 1 ,再点击【OK】即可。
      在这里插入图片描述
    • 保存文件:【File】→【Save】。
      在这里插入图片描述
      在这里插入图片描述

    2.5 波形仿真

    功能仿真:

    • 点击【功能仿真按钮——Run Functional Simulation】。
      在这里插入图片描述
    • 出现以下错误:
      在这里插入图片描述

    解决方法:

    • 点击【Tools】→【Lauch Simulation Library Compiler】。
      在这里插入图片描述
    • 选择工程目录下的 ...\simulation\qsim 文件夹,然后点击【Start Compilation】。
      在这里插入图片描述
    • 无错误,然后点击【Close】关闭窗口。
      在这里插入图片描述
    • 点击【功能仿真按钮——Run Functional Simulation】。
      在这里插入图片描述
    • 仿真结果如下(延迟了半个时钟周期):
      在这里插入图片描述

    时序仿真:

    • 主界面【Processing】→【Start】→【Start Fitter】。
      在这里插入图片描述
    • 点击【Start TimeQuest Timing Analyzer】。
      在这里插入图片描述
    • 返回 VMF 文件界面:点击【时序仿真按钮——Run Timing Simulation】。在这里插入图片描述
    • 仿真结果(延迟一个时钟周期):
      在这里插入图片描述

    三、调用D触发器并仿真

    3.1 新建工程

    • 同第二部分一样。

    3.2 创建原理图文件

    • 同第二部分一样。
    • 这时,不再画D触发器的内部结构了,而是直接调用D触发器,元件名:dff
      在这里插入图片描述
    • 再添加输入和输出管脚。
      在这里插入图片描述

    3.3 编译原理图文件

    • 同第二部分方法一样。
    • 先编译,再查看硬件电路图。
      在这里插入图片描述

    3.4 创建 VWF 文件

    • 方法同第二部分一样,

    3.5 波形仿真

    • 方法同第二部分一样,先编译一下,让它报错,再用解决方法。
    • 功能仿真(只有半个时钟周期的延迟):
      在这里插入图片描述
    • 时序仿真(有一个时钟周期的延迟):
      在这里插入图片描述
    • 相较于第二部分,来说,使用现有的D触发器会更加方便,绘图少,但是对于D触发器的内部结构来说不太清楚,最后仿真出来的结果也是一样的。

    四、用Verilog语言实现D触发器并仿真

    4.1 新建工程

    • 方法同上。

    4.2 编写Verilog文件

    • 【File】→【New】→【Verilog HDL File】。
      在这里插入图片描述
    • 复制粘贴如下代码:
    //dwave是文件名
    module dwave(d,clk,q);
        input d;
        input clk;
        output q;
    
        reg q;
    
        always @ (posedge clk)//我们用正的时钟沿做它的敏感信号
        begin
            q <= d;//上升沿有效的时候,把d捕获到q
        end
    endmodule
    
    • 保存文件并编译。
      在这里插入图片描述

    4.3 使用Modelsim手动仿真

    • 打开 Modelsim 软件。
    • 具体步骤如下:
    • 在Quartus创建的工程文件夹下新建一个 tb 文件夹;
    • 点击【File】→【Change Directory】选择 tb 文件夹;
    • 创建新项目:【File】→【New】→【Project…】,编写工程名及选择路径;
      在这里插入图片描述
    • 添加现有文件:Add Existing File。
      在这里插入图片描述
    • 找到刚刚 Quatrus 编译生成的 .v 文件,再点击【OK】。
      在这里插入图片描述
    • 再创建一个新的文件。
      在这里插入图片描述
    • 然后关闭添加文件窗口界面。
    • 再双击刚刚新建的 wave_b.v 文件,添加如下代码:
    //测试代码
    `timescale 1ns / 1ns
    
    module dwave_tb;
        reg clk,d;
        wire q;
    
        dwave u1(.d(d),.clk(clk),.q(q));
    
        initial
        begin
            clk = 1;
            d <= 0;
            forever
            begin
                #60 d <= 1;//人为生成毛刺 
                #22 d <= 0;
                #2  d <= 1;
                #2  d <= 0;
                #16 d <= 0;//维持16ns的低电平,然后让它做周期性的循环
            end
        end
    
        always #20 clk <= ~clk;//半周期为20ns,全周期为40ns的一个信号
    endmodule
    
    • 然后保存。
    • 点击【编译】按钮,编译所有文件。
      在这里插入图片描述

    4.4 波形仿真

    • 点击【Simulate】→【Start Simulation…】。
      在这里插入图片描述
    • 找到 wave_b.v 文件所在的工程(看路径),取消勾选,点击【OK】。
      在这里插入图片描述
    • 右键点击工程名,再点击【Add Wave】。
      在这里插入图片描述
    • 设置运行时长,再点击旁边的运行按钮,即可出现仿真效果图。
      在这里插入图片描述
    • 相较于第三部分的步骤,这个部分用到了 Modelsim 软件,我个人觉得吧,这个软件略微麻烦了一点点,但也还好,最后出来的仿真效果也是和前面两个部分的相差无几。

    五、总结

    • 就我个人来说,使用 Quartus 与 Modelsim 软件来仿真电路,确实挺方便的,但是对于一窍不懂 Verilog 语言的人来说,使用原理图仿真会方便得多,如果对 Verilog 语言较懂的人来说,当遇到复杂繁杂的电路图时,会更加的方便。

    六、参考资料

    [1] Quartus-II13.1三种方式实现D触发器及时序仿真
    [2] D触发器_百度baike
    [3] quartus值时序仿真出错及解决

    展开全文
  • 1、Verilog描述具有有异步清0、异步置1的D触发器 //带有异步清0、异步置1的D触发器模块描述 module D_trigger(clk,set,rst,D,Q); input clk; input set; input rst; input D; output Q; reg Q; //寄存器...

    1、Verilog描述具有有异步清0、异步置1的D触发器

    //带有异步清0、异步置1的D触发器模块描述
    
    module D_trigger(clk,set,rst,D,Q);
    	input clk;
    	input set;
    	input rst;
    	input D;
    	output Q;
    
    	reg Q; //寄存器定义
    
    	always @ (posedge clk or negedge rst or negedge set)
    	begin
    		if(~rst) //异步清0,低有效
    		begin 
    			Q <= 1'b0;
    		end
    		else if(~set) //异步置1,低有效
    		begin
    			Q <= 1'b1;
    		end
    		else
    		begin
    			Q <= D;
    		end
    	end
    
    endmodule

    使用Quartus II 11.0综合布线之后的RTL视图如下:


    2、Testbench描述

    `timescale 1ns/1ns 
    
    module D_trigger_tb;
        reg clk,set,rst,D;
        wire Q;
        
        D_trigger u1(.clk(clk),.set(set),.rst(rst),.D(D),.Q(Q));
        initial
        begin
            clk=0;
            set=0;
            rst=1;
            
            forever
            begin
                #60 D <= 1;
                #22 D <= 0;
                #2  D <= 1;
                #2  D <= 0;
                #16 D <= 0;
            end
        end
        
        always #940 rst <= ~rst;
        always #360 set <= ~set;    
        always #20 clk <= ~clk;
        
    endmodule
    (1)`timescaleVerilog HDL 中的一种时间尺度预编译指令,它用来定义模块的仿真时的时间单位和时间精度。格式如下:

    `timescale  仿真时间单位/时间精度

         注意:用于说明仿真时间单位和时间精度的数字只能是110100,不能为其它的数字。而且,时间精度不能比时间单位还要大。最多两则一样大。

    (2)modelsim仿真Testbench波形




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  • 目录 前言 硬件语言描述 测试文件 仿真图 综合工具综合后的原理图 ...综合介绍D触发器 ...8位的D触发器 ...测试文件: ...D触发器虽然基础,但很重要,扎实地掌握对于硬件电路学习者必不可少,传统地认识D触发...
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  • D触发器Verilog描述

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  • Quartus-II实现D触发器的三种方式

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  • 1.2.5 D触发器与多路延迟

    千次阅读 2019-09-05 14:53:11
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空空如也

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d触发器逻辑功能测试