数字时钟的
Verilog
代码
一、功能说明：
1.
可准确计时
2.
可按键复位
3.
可模式切换是正常计数还是调整秒位，或调整分位或小时位，再按置数键可调整
4.
切换为调整模式时，相应的被调整位会
2Hz
的闪烁
注：我的
FPGA
开发板时钟为
33.8688Mhz
我的主体代码里的信号都是
1
有效，但开发板按键按下去时是置
0
，所以我在主体代码
的前面都使用了反相器。
代码均调试成功，没有任何问题，同学们可以放心复制粘贴。
二、模块说明
1.
主体代码
2.
按键消抖模块
3.
分频器模块
我的主题代码中嵌入了按键消抖模块，
按键消抖中又嵌入了分频器。
请阅读此文档的同学不
要漏加，否则不能正常工作
三、代码
(1)
主体代码
module clock(seg7,scan,clk,clr1,mode2,inc2);
output[7:0] seg7;
output[5:0] scan;
input clk; //
时钟输入
20MHz
input clr1; //
清零端
input mode2; //
控制信号，用于选择模式
input inc2; //
置数信号
//
按键全部反逻辑
wire clr,mode,inc;
assign clr=~clr1;
wire mode1,inc1;
assign mode=~mode1;
assign inc=~inc1;
reg[7:0] seg7; //8
段显示控制信号(
abcdefg.dp
)
reg[5:0] scan; //
数码管地址选择信号
reg[1:0] state; //
定义
4
种状态
reg[3:0] qhh,qhl,qmh,qml,qsh,qsl; //
小时、分、秒的高位和低位
reg[3:0] data;
reg[2:0] cnt; //
扫描数码管的计数器

一、FPGA的基本知识
1、可编程逻辑器件的概况可编程逻辑器件主要分为FPGA和CPLD两种,两者的功能基本相同 。
 FPGA--现场可编程门阵列的简称
CPLD--复杂可编程逻辑器件的简称
2、FPGA芯片及其最小系统
(1)FPGA芯片
它的外形与普通嵌入式处理器芯片相同采用PGA(Organic pin grid Array，有机管脚阵列)的封装形式，但可以通过烧写特殊程序改变其内部结构，实现专门的电路功能。
(2)FPGA最小系统
 FPGA的最小系统主要由以下四大部分组成：
 1)FPGA芯片
 2)下载电路
 3)外部时钟电路
 4)电源与复位电路
基本组成框图如下：
二、FPGA的设计方法
1、编程语言
FPGA的主流程序设计语言主要有VHDL语言与Verilog语言两种。本课题采用VHDL语言进行编写。
VHDL--用简洁明确的源代码来描述复杂的逻辑控制。它具有多层次的设计描述功能，层层细化，最后可直接生成电路级描述。
Verilog--一种基本语法与C语言相近，相比较于C语言更容易理解，
2、图形化程序设计(设计效率低)
三、软件开发环境
QuartusII是Altera提供的FPGA开发集成环境，它提供了一种与结构无关的设计环境，使设计者能方便地进行设计输入、快速处理和器件编程。它完全支持VHDL设计流程，其内部嵌有VHDL逻辑综合器。
QuartusII编译主界面
四、数字钟功能模块认识
数字时钟的设计采用了自顶向下分模块的设计。底层是实现各功能的模块，各模块由VHDL语言编程实现顶层采用原理图形式调用。具体的设计框图：
各模块原理剖析：
(1)在七段数码管上具有时--分--秒的依次显示；
(2)时、分、秒的个位记满十向高位进一，分、秒的十位记满五向高位进一，小时按24进制计数，分、秒按60进制计数；
(3)整点报时，当计数到整点时扬声器发出响声；
(4)时间设置：可以通过按键手动调节秒和分的数值。此功能中可通过按键实现整体清零和暂停的功能。
一、数字时钟的设计与仿真
1、模块设计与实现
(1)建立工程
 1)建立工程文件，双击桌面上的Quartus II的图标运行此软件。
2)选择File下拉菜单中的New Project Wizard，新建工程,生成项目工程。
Quartus II新建工程向导
3)进入工作目录，进入工程文件的配置选项，依次点击“Next”。
4)第一个输入框为工程目录输入框，用来指定工程存放路径(建议修改存放路径)，第二个输入框为工程名称输入框。第三个输入框为顶层实体名称输入框。(确保工程名称与顶层实体名称一致)。
5)设计中需要包含的其它设计文件，在此对话框中不做任何修改，直接点击next。
6)在弹出的对话框中进行器件的选择，根据自己的需要选择器件。
7)出现新建工程所有的信息后，点击finish完成新建工程的建立。

秒模块
module second (clk1,rst,s,enmin);
input clk1,rst;
output[6:0]s;
output enmin;
reg [6:0]s;
reg enmin;
always@(posedge clk1 or negedge rst)
begin if(!rst) begin s[6:0]&lt=7'h0;enmin&lt=0;end
else
begin if(s[6:0]&lt=59)
begin enmin&lt=1;s[6:0]&lt=0;end
else if(s[3:0]&lt=9)
begin s[6:4]=s[6:4]+1;s[3:0]&lt=0;enmin&lt=0;end
else   begin s[6:4]&lt=s[6:4];s[3:0]&lt=s[3:0]+1;enmin&lt=0;end
end  end
endmodule
分模块
module min(clk1,rst,m,enh);
input clk1,rst;
output[6:0]m;
output enh;
reg [6:0]m;
reg enh;
always@(posedge clk1 or negedge rst)
begin if(!rst) begin m[6:0]&lt=7'h0;enh&lt=0;end
else
begin if(m[6:0]&lt=59)
begin enh&lt=1;m[6:0]&lt=0;end
else if(m[3:0]&lt=9)
begin m[6:4]=m[6:4]+1;m[3:0]&lt=0;enh&lt=0;end
else     begin m[6:4]&lt=m[6:4];m[3:0]&lt=m[3:0]+1;enh&lt=0;end
end end
endmodule
时模块
module hour(clk1,rst,h);
input clk1,rst;
output[6:0]h;
reg [5:0]h;
reg [6:0]s,m;
always@(posedge clk1 or negedge rst)
begin if(!rst)
begin h[5:0]&lt=5'h0;end
else
begin if(h[5:0]==5'h23&m[6:0]==7'h59&s[6:0]==7'h59)
begin h[5:0]&lt=6'h0;m[6:0]&lt=7'h0;s[6:0]&lt=7'h0;end
else
if(h[3:0]==4'h9)
begin h[3:0]&lt=4'h0;h[5:4]&lt=h[5:4]+1;end
else
begin    h[3:0]&lt=h[3:0]+1;h[5:4]&lt=h[5:4];end
end  end
endmodule
scand_led模块
module scan_led(clk,rst,s,m,h,dig,seg);
input clk,rst;
input[6:0]s,m;
input [5:0]h;
output dig,seg;
reg[7:0]dig,seg;
reg[2:0]count; reg[3:0]num;
always@(posedge clk or negedge rst)
begin if(!rst) count&lt=0;
else count&lt=count+1;
end
always@(count)
begin case(count)
0:begin dig=8'b11111110;num&lt=s[3:0];end
1:begin dig=8'b11111101;num&lt=s[6:4];end
2:begin dig=8'b11111011;num&lt=4'ha;end
3:begin dig=8'b11110111;num&lt=m[3:0];end
4:begin dig=8'b11101111;num&lt=m[6:4];end
5:begin dig=8'b11011111;num&lt=4'ha;end
6:begin dig=8'b10111111;num&lt=h[3:0];end
7:begin dig=8'b01111111;num&lt=h[5:4];end
default:dig=8'b11111111;
endcase
end
always@(num)
begin  case(num)
4'h0:seg = 8'hc0;
4'h1:seg = 8'hf9;
4'h2:seg = 8'ha4;
4'h3:seg = 8'hb0;
4'h4:seg = 8'h99;
4'h5:seg = 8'h92;
4'h6:seg = 8'h82;
4'h7:seg = 8'hf8;
4'h8:seg = 8'h80;
4'h9:seg = 8'h90;
4'ha:seg = 8'hbf;
default:seg = 8'hc0;
endcase
end
endmodule
speak模块
module speaker(clk2,rst,m,s,speak);
input clk2,rst; input [6:0]m,s;
output speak;
assign speak=((m[6:0]==7'h0&s[6:0]&lt10)?clk2:0);
endmodule

来自微信公众号 “数字芯片实验室”
时序分析的一个重要部分是准确地指定时钟和相关属性，例如延迟（latency）和不确定性（uncertainty）。 
EDA工具可以分析以下类型的时钟信息：
时钟网络latency和 skew：时钟网络相对于时钟源的延迟（latency）和
时钟网络中到达各个终点的时间偏差（skew）。对于多时钟设计，还可以指定时钟间的偏差。
在生成时钟树之前，一般设置时钟网络为ideal
门控时钟：门控时钟是一个由门控逻辑（除了简单的缓冲器或反相器）控制的时钟信号。
生成时钟：生成时钟是由另一个时钟信号产生的，例如分频器。
创建时钟
使用create_clock命令指定设计中的所有时钟。这个命令在指定时钟源创建时钟。时钟源 可以在输入端口（input port）或内部引脚（internal pin）。 EDA工具会自动跟踪时钟网络到达其扇出的所有寄存器。
使用create_clock命令创建的时钟是理想的。所以在创建时钟后，必须准确地描述时钟网络以执行准确的时序分析。
create_clock命令同时也创建了一个与时钟同名的路径组（path group）。
在端口C1和CK2上创建时钟周期为10，上升沿为2，下降沿为4：
create_clock -period 10 -waveform {2 4} {C1 CK2}
EDA工具通常支持分析多个时钟设计。使用create_clock命令的-add选项在同一端口或引脚上定义多个时钟。
创建虚拟时钟
可以使用create_clock命令为外部时钟器件定义虚拟时钟（Virtual Clock）。 虚拟时钟在当前设计中没有实际时钟源，但可以使用它来设置输入或输出延迟。
要创建名为vclk的虚拟时钟
create_clock -period 8 -name vclk -waveform {2 5}
选择时钟对象
get_clocks命令选择时钟，例如，report周期小于等于5的时钟PHI1*的属性
report_clock [get_clocks  -filter “period <= 5.0” PHI1 * ]
将命令应用于所有时钟
all_clocks命令等同于get_clocks *命令。该命令返回所有时钟对象的集合。 例如，
set_max_time_borrow 0 [all_clocks]
删除时钟对象
可以使用remove_clock命令删除时钟对象。例如，
remove_clock [get_clocks CLKB *]
要删除所有时钟：
remove_clock –all
reset_design命令除了删除时钟还删除了其他信息。