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  • 基于静态随机存取存储器型FPGA的测试技术发展.pdf
  • 静态随机存取存储器,详细介绍了他的结构。好东西大家共享。无法单位他给我鄂豫皖饿与天为一我听过不舒服微观是个人如果说各位嘎嘎给我个烦死我
  • 静态随机存取存储器(Static Random-Access Memory,SRAM)是随机存取存储器的一种。所谓的“静态”,是指这种存储器只要保持通电,里面储存的数据就可以恒常保持。相对之下,动态随机存取存储器(DRAM)里面所储存...

    静态随机存取存储器(Static Random-Access Memory,SRAM)是随机存取存储器的一种。所谓的“静态”,是指这种存储器只要保持通电,里面储存的数据就可以恒常保持。相对之下,动态随机存取存储器(DRAM)里面所储存的数据就需要周期性地更新。然而,当电力供应停止时,SRAM储存的数据还是会消失(被称为volatile memory),这与在断电后还能储存资料的ROM或闪存是不同的。

    基本简介编辑
    SRAM不需要刷新电路即能保存它内部存储的数据。而DRAM(Dynamic Random Access Memory)每隔一段时间,要刷新充电一次,否则内部的数据即会消失,因此SRAM具有较高的性能,但是SRAM也有它的缺点,即它的集成度较低,功耗较DRAM大,相同容量的DRAM内存可以设计为较小的体积,但是SRAM却需要很大的体积。同样面积的硅片可以做出更大容量的DRAM,因此SRAM显得更贵。

    主要规格编辑
    一种是置于cpu与主存间的高速缓存,它有两种规格:一种是固定在主板上的高速缓存(Cache Memory);另一种是插在卡槽上的COAST(Cache On A Stick)扩充用的高速缓存,另外在CMOS芯片1468l8的电路里,它的内部也有较小容量的128字节SRAM,存储我们所设置的配置数据。还有为了加速CPU内部数据的传送,自80486CPU起,在CPU的内部也设计有高速缓存,故在Pentium CPU就有所谓的L1 Cache(一级高速缓存)和L2Cache(二级高速缓存)的名词,一般L1 Cache是建在CPU的内部,L2 Cache是设计在CPU的外部,但是Pentium Pro把L1和L2 Cache同时设计在CPU的内部,故Pentium Pro的体积较大。Pentium Ⅱ又把L2 Cache移至CPU内核之外的黑盒子里。SRAM显然速度快,不需要刷新操作,但是也有另外的缺点,就是价格高,体积大,所以在主板上还不能作为用量较大的主存。

    主要用途编辑
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    图1.SRAM
    SRAM主要用于二级高速缓存(Level2 Cache)。它利用晶体管来存储数据。与DRAM相比,SRAM的速度快,但在相同面积中SRAM的容量要比其他类型的内存小。

    SRAM的速度快但昂贵,一般用小容量的SRAM作为更高速CPU和较低速DRAM 之间的缓存(cache).SRAM也有许多种,如AsyncSRAM (Asynchronous SRAM,异步SRAM)、Sync SRAM (Synchronous SRAM,同步SRAM)、PBSRAM (Pipelined Burst SRAM,流水式突发SRAM),还有INTEL没有公布细节的CSRAM等。

    基本的SRAM的架构如图1所示,SRAM一般可分为五大部分:存储单元阵列(core cells array),行/列地址译码器(decode),灵敏放大器(Sense Amplifier),控制电路(control circuit),缓冲/驱动电路(FFIO)。SRAM是静态存储方式,以双稳态电路作为存储单元,SRAM不像DRAM一样需要不断刷新,而且工作速度较快,但由于存储单元器件较多,集成度不太高,功耗也较大。

    工作原理编辑
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    图2.六管单元电路图

    SRAM的工作原理:

    假设准备往图2的6T存储单元写入“1”,先将某一组地址值输入到行、列译码器中,选中特定的单元,然后使写使能信号WE有效,将要写入的数据“1”通过写入电路变成“1”和“0”后分别加到选中单元的两条位线BL,BLB上,此时选中单元的WL=1,晶体管N0,N5打开,把BL,BLB上的信号分别送到Q,QB点,从而使Q=1,QB=0,这样数据“1”就被锁存在晶体管P2,P3,N3,N4构成的锁存器中。写入数据“0”的过程类似。
    SRAM的读过程以读“1”为例,通过译码器选中某列位线对BL,BLB进行预充电到电源电压VDD,预充电结束后,再通过行译码器选中某行,则某一存储单元被选中,由于其中存放的是“1”,则WL=1、Q=1、QB=0。晶体管N4、N5导通,有电流经N4、N5到地,从而使BLB电位下降,BL、BLB间电位产生电压差,当电压差达到一定值后打开灵敏度放大器,对电压进行放大,再送到输出电路,读出数据。

    结构原理编辑
    SRAM (Static RAM),即静态RAM.它也由晶体管组成。接通代表1,断开表示0,并且状态会保持到接收了一个改变信号为止。这些晶体管不需要刷新,但停机或断电时,它们同DRAM一样,会丢掉信息。SRAM的速度非常快,通常能以20ns或更快的速度工作。一个DRAM存储单元仅需一个晶体管和一个小电容.而每个SRAM单元需要四到六个晶体管和其他零件。所以,除了价格较贵外,SRAM芯片在外形上也较大,与DRAM相比要占用更多的空间。由于外形和电气上的差别,SRAM和DRAM是不能互换的。
    SRAM的高速和静态特性使它们通常被用来作为Cache存储器。计算机的主板上都有Cache插座。
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    图3.SRAM
    如图所示的是一个SRAM的结构框图。由上图看出SRAM一般由五大部分组成,即存储单元阵列、地址译码器(包括行译码器和列译码器)、灵敏放大器、控制电路和缓冲/驱动电路。在图中,A0-Am-1为地址输入端,CSB. WEB和OEB为控制端,控制读写操作,为低电平有效,1100-11ON-1为数据输入输出端。存储阵列中的每个存储单元都与其它单元在行和列上共享电学连接,其中水平方向的连线称为“字线”,而垂直方向的数据流入和流出存储单元的连线称为“位线”。通过输入的地址可选择特定的字线和位线,字线和位线的交叉处就是被选中的存储单元,每一个存储单元都是按这种方法被唯一选中,然后再对其进行读写操作。有的存储器设计成多位数据如4位或8位等同时输入和输出,这样的话,就会同时有4个或8个存储单元按上述方法被选中进行读写操作。
    在SRAM 中,排成矩阵形式的存储单元阵列的周围是译码器和与外部信号的接口电路。存储单元阵列通常采用正方形或矩阵的形式,以减少整个芯片面积并有利于数据的存取。以一个存储容量为4K位的SRAM为例,共需12条地址线来保证每一个存储单元都能被选中(=4096)。如果存储单元阵列被排列成只包含一列的长条形,则需要一个12/4K位的译码器,但如果排列成包含64行和64列的正方形,这时则只需一个6/64位的行译码器和一个6/64位的列译码器,行、列译码器可分别排列在存储单元阵列的两边,64行和64列共有4096个交叉点,每一个点就对应一个存储位。因此,将存储单元排列成正方形比排列成一列的长条形要大大地减少整个芯片地面积。存储单元排列成长条形除了形状奇异和面积大以外,还有一个缺点,那就是单排在列的上部的存储单元与数据输入/输出端的连线就会变得很长,特别是对于容量比较大得存储器来说,情况就更为严重,而连线的延迟至少是与它的长度成线性关系,连线越长,线上的延迟就越大,所以就会导致读写速度的降低和不同存储元连线延迟的不一致性,这些都是在设计中需要避免的。

    应用与使用
    特性
    SRAM是比DRAM更为昂贵,但更为快速、低功耗(仅空闲状态)。因此SRAM首选用于带宽要求高。SRAM比起DRAM更为容易控制,也更是随机访问。由于复杂的内部结构,SRAM比DRAM的占用面积更大,因而不适合用于更高储存密度低成本的应用,如PC内存。
    时钟频率与功耗
    SRAM功耗取决于它的访问频率。如果用高频率访问SRAM,其功耗比DRAM大得多。有的SRAM在全带宽时功耗达到几个瓦特量级。另一方面,SRAM如果用于温和的时钟频率的微处理器,其功耗将非常小,在空闲状态时功耗可以忽略不计—几个微瓦特级别。
    SRAM用于:
    通用的产品
    asynchronous界面,例如28针32Kx8的chip(通常命名为XXC256),以及类似的产品最多16 Mbit每片
    synchronous界面,通常用做高速缓存(cache)以及其它要求突发传输的应用,最多18 Mbit(256Kx72)每片
    集成于芯片内
    作为微控制器的RAM或者cache(通常从32 bytes到128kilobytes)
    作为强大的微处理器的主caches,如x86系列与许多其它CPU(从8kiB到几百万字节的量级)
    作为寄存器(参见寄存器堆)
    用于特定的ICs或ASIC(通常在几千字节量级)
    用于FPGA与CPLD
    嵌入式应用
    工业与科学用的很多子系统,汽车电子等等都用到了SRAM。现代设备中很多都嵌入了几千字节的SRAM。实际上几乎所有实现了电子用户界面的现代设备都可能用上了SRAM,如玩具。数码相机、手机、音响合成器等往往用了几兆字节的SRAM。 实时信号处理电路往往使用双口(dual-ported)的SRAM。
    用于计算机
    SRAM用于PC、工作站、路由器以及外设:内部的CPU高速缓存,外部的突发模式使用的SRAM缓存,硬盘缓冲区,路由器缓冲区,等等。LCD显示器或者打印机也通常用SRAM来缓存数据。SRAM做的小型缓冲区也常见于CDROM与CDRW的驱动器中,通常为256 KiB或者更多,用来缓冲音轨数据。线缆调制解调器及类似的连接于计算机的设备也使用了SRAM。
    爱好者
    搭建自己的处理器的业余爱好者更愿意选用SRAM,这是由于其易用性的工作界面。没有DRAM所需的刷新周期;地址总线与数据总线直接访问而不是像DRAM那样多工分别访问。SRAM通常只需3个控制信号:Chip Enable (CE), Write Enable (WE)与Output Enable(OE)。对于同步SRAM,还需要时钟信号(Clock,CLK)。

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  • 静态随机存取存储器SRAM 基本单元电路结构 存储0和1信号的方式:T1~T4双稳态触发器,不移丢失或者是损耗,双稳态触发器的左端保持输入信号的非,右端保存原输入信号 移码驱动方式:重合法——分别通过行地址和列...

    随机存取存储器

    静态随机存取存储器SRAM
    • 基本单元电路结构
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    • 存储0和1信号的方式:T1~T4双稳态触发器,不移丢失或者是损耗,双稳态触发器的左端保持输入信号的非,右端保存原输入信号
    • 移码驱动方式:重合法——分别通过行地址和列地址的联合选中才能输出,每一份存储单元都对应一个行列地址坐标(行地址X,列地址Y)
    • T5和T6是行地址选择开关
      • 当接通的时候,对应的信号可以通过两端分别经过行选择开关输出到列选择开关终止
    • T7和T8是列地址选择开关
      • 当开关接通时,允许数据从双稳态触发器两端输出,经过行地址选择器,再通过列地址选择器,实现最终的输出
    • 读写开关,通过输入对应的读写控制信号选择是否打开,通过数据。
    • 总结:
      • 一个SRAM的基本单元需要由8个电路基本元件构成
    静态芯片举例——Intel2114外特性

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    • WE\overline{WE}读写控制线
    • CS\overline{CS}片选线,芯片之间会相互组合,形成更大容量的存储芯片
    • A0~A9:地址线,总共十根,对应210种组合,说明有210个存储单元
    • I/O1~I/O4:数据线,每一个存储单元有四位数据
    内部存储单元排列方式

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    • 一个芯片有212位数据,将之分成64X64的矩阵排列,总共有10根地址线
      • 行地址,64中四种情况,对应6根地址线,
      • 列地址,由剩下的四根地址线决定,共16情况,分别是0到15。将64个列地址平均分为4组,0~15第一组,16 ~ 31第二组,32 ~ 47第三组,48 ~ 63第四组。
      • 读取方式
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        * 输入000000 作为行地址,决定的是第0行进行输出,输入0000作为列地址,决定输出每一组的第0列,对应就是第0列,第16列,第32列,第48列,对外进行输出,造成了每一次地址输出四位数据。
    动态随机存取存数器DRAM
    • 基本单元电路结构:

      • 三管DRAM
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    • 电容Cg:最为存储单元,存储0和1信息,有电是1,没电是0

    • T3:由写选择线进行控制,控制写数据,

    • T2:由读选择线进行控制,控制读数据

    • T1:由Cg存储的信号决定
      * 有电时,T1打开,在T2读开关打开的情况下,读数据线读的是低电位0
      * 没电时,T1关闭,在T2读开关打开的情况下,都数据线读的是Vdd高电位,输出是1
      * 总结:读数据线,读出的数据总归是与真实的数据相反,电容内存的是0,读出是1;电容内存的是1,读出就是0

    • 总结:一个动态的随机存取存储器DRAM是由三个基本电路元件构成(不算电容),耗电量极小

    三管DRAM芯片举例——Intel 1103

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    • 1Kx1的存储芯片,采用重用法的译码方式,行地址和列地址分别占用5根地址线。
    • 每一个列存储单元有一根都数据线和一根写数据线,当被选中时进行读写输出
    • 刷新放大器:由于电容随着时间推移会出现漏电的状况,本身电量值减少,通过放大器恢复原来的信号。

    DRAM和SRAM的对比

    分类 存储0和1信号量的原理 芯片引脚数量 集成度 功耗 速度 价格 作用
    SRAM(静态随机存储器) 双稳态触发器 数量多 低,体积较大 由于内部结构复杂,输入输出都要长时间运转大量的部件,功耗大 速度快(几位地址,就相应的有几根地址线) 结构复杂,要求部件多,价格高 作为高速缓存(由于速度快)
    DRAM(动态随机存储器) 电容的充放电 数量少 高,体积较小` 内部结构较为简单,输入输出运转部件较少,功耗较小 速度慢(内部寻址线少于地址线,需要寄存器进行转换) 结构简单,要求部件少,价格低 作为主存(速度慢,结构简单,容量大)
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  • 本文提出了一种基于忆阻器的阻变随机存取存储器(MRRAM) —— 可与现代计算系统相兼容的纳米级二值存储器实现方案, 其结构与静态随机存取存储器(SRAM) 类似, 但用忆阻器替代基本RS 触发器存储信息. 在此基础上, 通过...
  • 考研408复习日志 ... RAM分为两类,一类称为静态随机存取存储器,另一类称为动态随机存取存储器,这两类在存储元密度,运行速度,功耗等指标上,有着明显区别。 (1.1)动态随机存取存储器(DRAM) (1.1.1

    考研408复习日志

    计算机组成原理

    >随机存取存储器RAM基本概念

    (1)随机存取存储器(RAM) Random Access Memory,即随机存取存储器,这个名字的由来,是因为当我们给定一个存在于 存储芯片的内存地址后,我们访问这个地址所花的时间,不会和这个地址大小有正比或者反比的关系 ,因为存取都是随机的。 RAM分为两类,一类称为静态随机存取存储器,另一类称为动态随机存取存储器,这两类在存储元密度,运行速度,功耗等指标上,有着明显区别。
    (1.1)动态随机存取存储器(DRAM)
    (1.1.1)基本原理
         该类存储器的基本原理是:利用电容储存电荷,用字线决定MOS的导通/截止,当字线为高电平 ,即选中该存储元,如果电容中存在足够的电荷,那么电荷就会通过MOS管流到数据线上,数据线 即判断该存储元存储的是信号1(即高电平),反之,如果选中该存储元后,MOS管也导通后,数据 线并未检测到电荷的流动,则说明该存储元存储的是信号0(即低电平),具体原理图和流程图如图 1,图2:
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    图1
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    图2

    (1.1.2)性能指标
    #存取速度:
         衡量存取速度的指标是存取周期的大小,存取周期一般包括读周期和写周期,这里我们讨论 读周期。 由之前的基本原理部分可知:如果存储的数据是1,那么当数据线检测到电流从电荷流出后 ,就说明电容中已无电荷,等于变成了存储数据0,我们仅仅是想要读取该存储元的内容,而不应 该破坏它,但是就目前情况来看,就好像是看完一本书后,就把书烧掉一样,所以DRAM的读取 方式是破坏式读取,那么要保证读取完数据之后,源数据保持不变,就得在读取完后,再写一次 ,所以每一次数据的读取都包含两步:读取数据,重写数据。 并且图1之中,电容不是完全绝缘的,所以其上的电荷会逐渐流失,一般来说,充电完成之 后,2ms左右的时间,电荷就会流失掉大部分,所以需要定时刷新,保持原有的电容状态,而刷新的方式我们之后会讲到。
         所以就目前而言,DRAM的读周期是包括读数据,重写数据,且定时刷新。

    (1.1.3)DRAM的刷新
         我们假设有一个128x128的存储矩阵,存/取周期为0.5us,刷新方式是按行刷新刷新一行的时 间 是0.5us,再生周期是2ms。
    #存/取周期中刷新
         当进行了一次存/取操作后,立刻对第一行进行刷新,所以一次存/取+刷新耗时是1us,也 就是说只需要128us就可以对128x128的存储矩阵进行刷新,这就叫"分散刷新",把每一行的刷 新任务放到每一个存/取周期之中。

    #再生周期中最后刷新
         以再生周期为周期,再生周期前面一部分时间,用来进行正常存/取操作,但是再生周期 最后一段时间,用来给存储矩阵进行刷新,2ms一共有4000个0.5us,而最后要花费128个周 期对存储矩阵的128行进行刷新,(128/4000) x 100% = 3.2%,称之为死时间率,因为在刷新 期间,CPU无法对存储器进行存/取操作的(刷新是存储器自己完成的,CPU不介入控制 ), 所以称之为死时间,这种刷新方式称之为"集中刷新"。

    #再生周期中规律刷新
         在再生周期中按照一定规律刷新,再生周期为2ms,要对128行进行刷新,故2ms/128 = 15. 6us,也就是说每隔15.6us,就刷新一行,占用0.5us的时间,这种方式称之为"异步刷新"。 分散刷新的缺点是:将刷新操作和存/取操作一起作为一个周期,导致了周期变长,系统速 度下降。 集中刷新的缺点是:在再生周期的末尾进行刷新操作,虽然不会对前期的存/取操作有干扰 ,但是末尾这一整片的时间,CPU都不能对其进行操作,变成了死时间,降低了系统工作的效 率。 异步刷新则是克服了以上两种方式的缺点,将死时间降低的同时,又不影响系统速度,而 且如果把刷新操放在译码阶段,由于此时CPU并不对存储矩阵进行操作,即可大大节省间,具体如图3所示:
    在这里插入图片描述

    图3

    (1.2)静态随机存取存储器(SRAM)
    (1.1.1)基本原理
         请查阅教材,需要对双稳态电路和NMOS,PMOS性质有一定了解,这里不细说(想了解的请私信我,408复习该知识点不要求)。

    (1.1.2)性能指标
    #存取速度
          因为SRAM的存储元是由6个MOS管构成的双稳态电路,所以并不会像DRAM一样要定 时刷新,而且也不是破坏性读出,数据读取之后源数据是不受影响的,所以在存取速度这一块 ,SRAM可以说是完胜DRAM的,SRAM的存取速度可以达到DRAM的8~16倍,但是,价格也 是DRAM的8~16倍,功耗也是如此,并且,由于SRAM是采用六晶体管构建的存储元,单位体 积内,SRAM的存储元数量是不如DRAM的,但是胜在速度快,所以一般来说,SRAM是充当 CPU和主存(DRAM)之间的高速缓冲器(Cache)。

    (1.3)补充内容
    (1.3.1)DRAM的地址线复用技术(了解就行)
         如果要对地址0000111100001111进行存取操作,我们先将它发送至译码器,因为DRAM 的存储容量较SRAM是大了许多的,故存储元数量也是巨大的,如果把这16位地址一股脑地发 到译码器,译码器就得有2^16根片选线,这显然要命,所以我们这里把地址拆开来,拆成两个 8位,分批发送,那么就只要2 ^8根线,就可以了这就叫地址线复用技术。

    PS:后续还会定期继续更新内容,直到考研结束!(想继续和我一起讨论的点波关注哦),我主要是想定期督促自己!哈哈!
    》》2021/6/10于赣州

    下一期内容:只读存储器

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  • 随机存取存储器

    2020-11-14 16:29:27
    RAM是智能卡存储器的一部分,在会话期间,可以对其中的数据进行存储与修改。存取的次数是不限的。BAM需要加电运行,那怕只是瞬间关闭电源,BAM中的内容就不再存在了。  一个RAM单元包含着数个晶体管,其相互连接...
  • 随机存取存储器SRAM

    2021-05-09 11:15:00
    这一讲,我们重点来学习随机存取存储器随机存取存储器主要用来存放的程序,各种输入输出数据,中间运算结果,堆栈等。我们说随机存取存储器有两个特点,其一是它可以随机的读写,其二是断电后内容会消失。根据制造...

     前面,我们根据半导体存储(主存储器)的工作方式分为两类:一类是随机存储器(RAM),另外一类是只读存储器(ROM)。

    这一讲,我们重点来学习随机存取存储器。随机存取存储器主要用来存放的程序,各种输入输出数据,中间运算结果,堆栈等。我们说随机存取存储器有两个特点,其一是它可以随机的读写,其二是断电后内容会消失。根据制造工艺的不同,RAM可分为双击型半导体RAM和和金属氧化物半导体(MOS)RAM。用MOS器件构成的RAM可分为静态读写存储器SRAM和动态读写存储器DRAM。

    SRAM的存储元是双稳态电路,双稳态电路有什么特点呢?双稳态存储器有两个稳定状态,可用来存储一位二进制信息。只要不断电,内容不消失。DRAM的存储元是电容,电容会漏电,所有时间长了不稳定,需要刷新(定时将存储单元中信息读出在写入),这是由系统自动完成的。

    6264存储芯片

    6264芯片是一个8K×8b的CMOS SRAM芯片,其共有28条引出线,包括13条地址信号线,8条数据信号线,及4条控制信号线。

     (1)A0~A12 : 13位地址信号线。一个存储芯片上的地址线的多少决定该芯片的存储单元数量。这是因为编码的原因。一根地址线可以表示0,1两个地址数,两根地址线可以表示00,01,10,11四个地址数,三根地址线就可以表示000,001,010,011,100,101,110,111八个地址数,那么13跟地址线就可以表示2^13个地址数,相当于有这么多个内存单元。2^13=8192=8K,从而保证芯片上8K个单元每个单元有唯一的地址,即芯片上13个地址线上的信号经过芯片的内部译码,可以决定选中6264芯片上8K个存储单元的哪一个。对于选中哪一个,这是系统的事情,对程序员是透明的。那么CPU要能够寻址6264上某个内存单元,说明该地址信号线一定要与CPU的地址总线连接起来,至于这么连,等会再说。

    (2)D0~D7:8根双向数据线。为什么是双向的,可读可写嘛。比如说,CPU通过地址总线寻址到某一内存单元,要读取该内存单元的值,那么该内存单元的值(8位二进制数)通过数据线送到CPU。我们刚才已经默认了,8位,为什么是8位?然后数据线是8根。难道这是巧合吗?不是,正是8根数据线说明一个存储单元可存放8位二进制数。使用这8位数据线与CPU数据总线相连,读出和写入的数据通过该数据线传送。

    (3)#CS1,CS2:片选信号线。当CS1为低电平,CS2为高电平(#CS1=0, CS2=1)时,该芯片被选中,CPU才能对其读写。原则:所有片选信号同时有效才有效。片选信号,其实就是选芯片的。对此我们做如下解释:我们知道一个6264芯片是8K字节(从0000----8191)。但是如果说,我需要一个32K的内存空间,那么显然一个6264肯定不够。至少需要4个6264芯片。每个都是从0000----8191,那么如何区别是第一个芯片上0015号内存单元,还是第二个芯片上的0015号内存单元,还是第三个或者第四个呢?就好比一个小区有10栋楼,你的朋友告诉你他家住5楼,那么你应该这么知道他家具体是哪呢?所以,你必须问他是哪栋楼。那么同样的道理,这么多芯片如果我跟每一个芯片标个号,比如上述4个芯片分别是00,01,10,11你就能确定是哪一个芯片了。那么如何确定是哪一个6264被选中呢?这里,我们会发现一个问题,就是对于CPU而言,已有13跟地址总线被占据,那么还剩下7根地址总线。这7根地址总线,每根都有0,1两个数可以对其进行编码,确定一种编码,对应一个芯片。既然输入是不确定的,我们可以利用译码电路,并且对其输出固定。这样输出只要连上片选信号,就可以了。那么我们知道一个片选信号#CS1,只有低电平有效,所以让它接译码电路的输出端。故#CS1=0,使得译码电路输出为0,输入根据译码电路的设计不同而不同,而输入的值与6264的序号对应,从而实现片选。

    (4)#OE:输出允许信号。只有当#OE=0时,CPU才能从芯片中读出数据。写时,可以允许#OE=1。

    (5)#WE:写允许信号。低电平有效。

    (6)VCC为5v电源,GND接地,NC空端。

    6264存储芯片的工作工程

    对6264芯片的存取操作包括数据的写入和读出。

    写入

    什么叫写入?所谓写入,就是将数据放入指定的存储单元中。

    它的过程是怎样的呢?

    首先,你要知道数据放在哪个存储单元中?这要通过地址线确定。也就是说把要写入单元的地址送到芯片的地址线A0~A12上。这个单元存放的是一个字节,8位二进制数。只要将写入的数据送到数据线即可。还没完,这么多6264芯片,选哪个呢?所以要使#CS1,CS2同时有效。同时再在#WE端加上有效的低电平,#OE端任意。

    读取

    什么是读取呢?读就是读取某一内存单元的数据。

    首先,你要知道读取哪个存储单元中的数据?这要通过地址线确定。也就是说把要读取单元的地址送到6264芯片的地址线A0~A12上。这个单元存放的是一个字节,8位二进制数。只要将要取出的数据送到数据线即可。还没完,这么多6264芯片,选哪个呢?所以要使#CS1,CS2同时有效。同时再在#OE端加上有效的低电平,#WE端为1。

    6264芯片的应用

    在对SRAM芯片的外部引脚功能和工作时序有一定了解后,需要进一步掌握的是如何与系统连接。将一个存储器芯片接到总线上,除了部分控制信号和数据信号线的连接外,主要是如何保证该芯片在整个内存中占据的地址范围能够满足用户的需要。前面已经知道,芯片的片选信号由高位地址信号和控制信号的译码产生,事实上正是高位地址信号决定了芯片在整个内存中占据的地址范围。

    (1)地址译码

    先举一个例子来说明译码的概念。假设把存储器看成一个居民小区,那么构成存储器的存储芯片就是小区里一座一座的居民楼(楼号01---30),而存储单元就是楼内各个居住单元(单元号101---825)。如果某户居民住10号楼510单元,就可记为10-510。要访问10-510住户,首先要找到楼号10,这就是片选译码(选择一个存储芯片);然后在找510单元,这就是片内寻址(选择一个存储单元)。片内寻址由存储芯片内部完成,使用者无需考虑。使用者要考虑的只是如何根据地址找到具体的住宅楼(芯片)。

    因此,所谓译码,就是将一组输入信号转换为一个确定的输出。在存储器技术中,译码就是将高位地址信号通过一组电路(译码器)转换为一个确定的输出信号(通常为低电平),并将其连接到存储器芯片的片选端,使芯片被选中,从而使系统能够对该芯片上单元进行读写操作。选择哪个6264存储器芯片,可以由我们决定,但是对于具体的存储单元,这个对程序员是透明的。

    注意:在微机系统中,CPU通常工作在最大模式下,其控制信号需要通过总线控制器与系统控制总线连接。因此对存储器的读写,不是要求最小模式下的读写控制信号#RD和#WR有效,而是要求总线控制信号#MEMR和#MEMW有效。

    (2)地址译码方式

    存储器的地址译码方式可以分为两种:全地址译码和部分地址译码。

    a.全地址译码方式。所谓全地址译码方式就是说构成存储器时要用到全部20位地址总线,即所有的高位地址信号全部用来作为译码器的输入,低位地址信号接存储器芯片的地址输入线,从而使得存储器芯片上的每一个单元在整个内存空间中具有唯一的地址。

    如图所示是一片SRAM6264与8086的连接图。可以看出当A19~A13为0011111时,译码器输出低电平,使SRAM的片选端#CS1有效,该芯片被选中。该芯片的存储单元的范围是3E000H~3FFFFH(低13位可以是全为0或者全为1之间的任何一个值)。

    译码电路的构成不是唯一的,可以是基本逻辑门电路构成的译码器或专门译码器进行译码。图中用的是基本逻辑门电路。

    再如上图,利用了一个74LS138,因为#G2A,#G2B要低电平使能,所以A19和A18只能是0,0;A17,A16只能是1,1,要使#Y7为0,那么A15,A14,A13都必须为1。所以A19~A13为0011111。如果对基本逻辑门电路进行修改,则6264的地址范围会发生变化。由此可以看出,使用不同的译码电路可以将存储器芯片映射到内存空间的任意一个范围中。

    b.部分地址译码方式。顾名思义,就是地址总线的一部分地址信号线与存储器连接,通常使用高位地址信号的一部分作为片选译码信号。

    上图是一个部分地址译码的例子,可以看出,该6264连接的系统高位地址可能有好几种情况。A19~A13:1010111,1011111,1110111,1111111。即该6264芯片被映射到以下4个内存空间中:AE000H~AFFFFH,  BE000H~BFFFFH, EE000H~EFFFFH, FE000H~FFFFFH。该存储器芯片占据了4个8KB的内存地址空间,而6264只有8KB个内存空间。为什么会这样?原因就在于高位地址译码并没有利用地址总线上的全部地址信号,而是利用其中的一部分。这种只用部分地址线参加译码而产生地址重复区的译码方式就是部分地址译码的含义。按这种地址译码方式,芯片占用的这4个8KB的区域绝不可再分配给其它芯片,否则会造成总线竞争而使微机无法正常工作。另外对6264进行存取时,可以使用以上4个地址范围的任意一个。

    部分地址译码使地址出现重叠区,而重叠区的部分必须空着不准使用,这就破坏了地址空间的连续性,也减少了总的可用存储地址空间。

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