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  • 数字逻辑期末题库

    2016-11-18 16:41:30
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  • 2020数字逻辑期末知识点总结

    千次阅读 多人点赞 2020-12-19 23:20:34
    数字逻辑期末知识点总结 1.若ABCDE为最小项,则它的逻辑相邻项有5个 解析:逻辑相邻项有:A’ BCDE、AB’ CDE、ABC’ DE、ABCD’ E、ABCDE’ 2.目前我们所学的双极型集成电路和单极型集成电路的典型电路分别是TTL门...

    数字逻辑期末知识点总结

    以下用A’ 代替 A非
    在这里插入图片描述

    1.若ABCDE为最小项,则它的逻辑相邻项有5
    解析:逻辑相邻项有:A’ BCDE、AB’ CDE、ABC’ DE、ABCD’ E、ABCDE’

    2.目前我们所学的双极型集成电路和单极型集成电路的典型电路分别是TTL门电路和CMOS门电路

    3.在Verilog程序设计中,过程内部的语句是顺序语句,而其外部的语句是并行语句

    4.将移位寄存器的输出以一定方式反馈到串行输入端可构成环形计数器和扭环形计数器

    5.消除竞争冒险的方式:修改逻辑设计、引入选通脉冲、增加滤波电容

    6.构成移位寄存器不能采用的触发器为同步触发器

    7.存储12位的二进制信息需要12个触发器
    解析:n个触发器用于存储n位二进制信息

    8.对于TTL或非门,其多余的输入端可以接地
    TTL与非门多余输入端可以悬空,悬空相当于接1,但在实际运行电路中,这样电路抗干扰不强。所以,TTL与非门多余输入端一般都接Vcc。

    9.触发器总结:
    D触发器:特性方程:Q* = D
    RS触发器:特性方程:Q* =S+R’ Q , RS=0为约束条件
    JK触发器:特性方程:Q* = JQ’ + K’ Q
    T触发器: 特性方程:Q* = TQ’ + T’ Q

    10.数码寄存器和锁存器都是由多个D触发器构成,其中寄存器是边沿触发,锁存器是电平触发

    11.在Verilog HDL源程序中,assign定义的语句是并行语句

    12.三态门的输出有三种状态:高电平、低电平、高阻状态

    13.触发器的1态指Q=1,Q’ = 0,0态则相反

    14.在各种电路结构的触发器中,边沿RS触发器的抗干扰能力最强,触发器的触发方式中边沿触发的抗干扰能力最强。

    15.奇偶校验可以发现奇数位信号出错,比如1,3,5,7,因为两个同时出错后,奇偶性不变。

    16.偶检验时,当1的个数为偶数,则监督码为0,当1的个数为奇数,监督码为1
    奇校验时,当1的个数为奇数,则监督码为0,当1的个数为偶数时,监督码为1

    17.竞争-冒险的产生是有条件的,有竞争不一定产生竞争-冒险。

    例题: 有竞争现象就一定会产生尖脉冲。 错,不一定

    竞争-冒险概念:由于竞争而在电路的输出端产生于逻辑电平相违背的尖脉冲现象

    消除竞争冒险的方式:修改逻辑设计、引入选通脉冲、增加滤波电容

    18.共阴极半导体数码管公共端为低电平,共阳极数码管公共端为高电平
    因为共阴极数码管公共端为低电平,所以输入信号为1有效,对应的二极管亮

    19.(课本P177)n个触发器构成的电路,有2n 个状态,但是环形计数器只会使用n个作为有效状态,扭环形计数器使用2n个作为有效状态。
    例题:某中规模寄存器内有6个触发器,用它构成的扭环型计数器模长为12
    因为扭环型是2n个有效状态,6 * 2 = 12

    20.若用触发器构成一个24进制的计数器,至少需要 5个触发器
    n个触发器用于存储n位二进制信息,由课本P143第8行公式,可知,M<=2n ,这里M=24,所以n为5

    21.根据相加过程中进位方法的不同,二进制加法器可分为逐位进位加法器超前进位加法器

    22.可以作为端口数据流向定义的关键字有:inputinoutoutput

    23.组合逻辑电路特点:(常考判断题)
    1)电路任意时刻的输出状态,只取决于该时刻的输入状态,而与该时刻之前的电路输入和输出状态无关
    2)不具备存储功能的电路
    3)从输出到输入反馈连接

    24.时序逻辑电路特点:(常考判断题)
    1)电路任意时刻的输出状态,与该时刻的输入状态有关,与该时刻之前的电路输入和输出状态也有关
    2)具备存储功能的电路
    3)从输出到输入存在反馈连接

    verilog HDL编程

    posedge是上升沿
    negedge是下降沿

    例题:设计一个3变量(A,B,C)的一致判定电路,当A=B=C时,输出F=1,否则输出F=0

    module identical(a,b,c,f);
    	input a,b,c;   //数据输入端
    	output f;       //数据输出端
    	reg f;          //说明数据输出变量类型为寄存器型
    	always @(a,b,c)  //当a,b或c有任意一个发生变化,则过程执行
    		case({a,b,c})
    			3'b000:f=1;
    			3'b111:f=1;
    			default:f=0;
    		endcase
    endmodule
    

    例题2: 用Verilog HDL编程实现带有使能控制端E的4路选择器

    module database(D,A,B,E);
    	input[3:0]D; //4路数据输入端
    	input B,A;  //地址选择控制端
    	output F;   //数据输出端
    	reg F;
    	always @(D,B,A) begin //当D、B、A中有任意一个变化时
    		if(E)F=0;
    		else
    			case({B,A})
    				2'b00: F=D[0];
    				2'b01: F=D[1];
    				2'b10: F=D[2];
    				2'b11: F=D[3];
    				default: F=0;
    			endcase
    	end
    endmodule
    

    例题3: 用Verilog HDL编程设计边沿JK触发器
    (上升沿)

    module JKFF(J,K,Q,QF,CP);
    	input J,K,CP;
    	output Q,QF;
    	reg Q;
    	assign QF=~Q;
    	always @(posedge CP)
    		case({J,K})
    			2'b11:Q=~Q;
    			2'b10:Q=1;
    			2'b01:Q=0;
    			default: Q=Q;
    		endcase
    endmodule
    
    展开全文
  • 在实际的逻辑问题中,在真值表内对应于变量的某些取值组合不允许出现,或者变量之间具有一定的制约关系,在这些取值下函数的值可以是任意的,或者这些变量的取值根本不会出现,这些变量取值所对应的最小项称为 。...
  • 数字逻辑期末复习A

    2018-12-02 21:23:52
    试题。
  • 数字逻辑期末总复习

    千次阅读 多人点赞 2020-11-21 17:18:16
    数字逻辑:逻辑代数 自己手写一个重点思维导图,字比较丑,凑合看一下吧 一.进制转换 原码 反码 补码 8421BCD 码 格雷码 可以通过书 P15 页的第一章习题进行练习巩固 二.门 (书 P19 逻辑门:国际常用符号 曾用...

    数字逻辑:

    第一部分 逻辑代数

    自己手写一个重点思维导图,字比较丑,凑合看一下吧
    在这里插入图片描述

    一.进制转换

    原码 反码 补码 8421BCD 码 格雷码
    可以通过书 P15 页的第一章习题进行练习巩固

    二.门 (书 P19 逻辑门:国际常用符号 曾用符号 国家标准符号)

    1. 与运算
    2. 或运算
    3. 非运算
    4. 与非逻辑(先求与,再求非)
    5. 或非逻辑(先求或,再求非)
    6. 与或非逻辑(先求与,再求或,再求非)
    7. 异或逻辑
      (1)奇数个变量的异或=同或 偶数个变量的异或=同或非
    8. 同或逻辑

    三.基本运算定律

    在这里插入图片描述

    四.反函数 反演规则 对偶函数 对偶规则

    1. 反演规则(求反函数)
      ·变 + + 变· 0 变 1 1 变 0 原变量变为反变量 反变量变为原变量
    2. 对偶规则(求对偶函数) 用于证明函数是否相等
      ·变 + + 变· 0 变 1 1 变 0 ·变 + +变· 同样适用于异或 变同或

    五.最小项 最大项

    1. 最小项之和
      标准的与或表达式:每一个与项包含了所有输入变量
      (原变量记为 1,反变量记为 0)
      表示:n 变量的最小项的个数:0~ 2^n-1
      性质:
      在这里插入图片描述

    2. 最大项之积
      标准的或与表达式:每一个或项包含了所有输入变量
      (原变量记为 0,反变量记为 1,与最小项相反)
      表示: n 变量的最大项的个数:0~ 2^n-1
      性质:

    最大项与最小项之间的关系: M mi i 或 i M i m  (下标相同的最大项和最小项之间存在互补关系)

    六.逻辑函数表达式

    1. 将函数展开成“积之和”,“最简与或表达式”的形式
    2. 将函数展开成“和之积”,“最简或与表达式”的形式
      方法:
    3. 公式法
    4. 卡诺图(顺序:00 01 11 10)
      注意:通过卡诺图化简时:
      1)先圈只有一种情况的“1”,并且要圈的面积最大(1,2,4,8,16)【没有 6】
      2)画一个圈就拉出一个线写出与式(或式)
      3)画完后检查,是否存在一个圈,里面所有的元素都被其他圈所圈过了,如果是,则要去掉(严格按照第一步骤不会出现这一步)
      4)不能通过最简或与表达式转换成最简与或表达式
      5)在卡诺图中“1”的位置很多且很复杂的时候,可以考虑圈“0”,但是要注意圈“0”的时候,使用的是负逻辑
      6)卡诺图中,无关项的位置打“×”或者“d”,在画圈的时候,站在“1”或者“0”的角度上画圈,将无关项也考虑进去
      7)如果是通过真值表化简,将真值表输出为 1 的那几行所对应的填入卡诺图进行化简

    第二部分组合逻辑电路的分析与设计

    简单概述
    组合逻辑电路的基本特点:①结构上无反馈,②功能上无记忆,③电路在任何时刻的输出都由该时刻的输入信号完全确定,与过去的输入和过去的状态无关。

    一、组合逻辑电路的分析

    举栗:分析下图电路的功能
    在这里插入图片描述
    分析步骤:
    (1)由逻辑电路图逐级写出逻辑表达式
    在这里插入图片描述

    (2)由逻辑表达式化简为最简与或表达式
    在这里插入图片描述

    (3)画真值表
    在这里插入图片描述

    (4)分析电路的功能
    已知 A,B 为输入变量,S,C 为输出变量,由真值表的前三行可知,S 是在做 A,B
    的加法,C 始终为 0,看到第四行的时候,A,B 的输入均为 1,如果按照之前的猜
    测,S 是对 A,B 做加法,此时 S 用二进制表示应该是 10,但 S 的值为 0,此时 C
    为 1,不难想到 C 是用来表示进位位的,因此该电路的功能为一个二进制的加法
    器,A 为被加数,B 为加数,S 为两者之和,而 C 为进位位,但因该加法器未考
    虑低位向高位的进位,故该加法器是一个半加器。

    在这里插入图片描述
    按照上述步骤:
    (1)由逻辑电路图逐级写出逻辑表达式
    在这里插入图片描述

    (2)将逻辑表达式化简为最简与或表达式
    在这里插入图片描述

    (3)画真值表
    在这里插入图片描述

    (4)分析电路功能
    观察真值表可知,当 M=1 时,Y=A;当 M=0 时,Y=B;因此,该电路是一个二选一
    的电路。

    二、组合逻辑电路的设计

    举栗:1、设计一个全加器
    步骤:
    (1)分析事件的因果关系,确定输入变量和输出变量
    全加器有三个输入变量,定义为 A,B,Cin,有两个输出变量,定义为 S 和 Cout。
    (2)定义逻辑状态的含义,并对变量赋值
    当 A=1 时,表示此时输入的 A 的值为 1,当 A=0 时,表示此时输入的 A 的值为 0,
    B,Cin 同理;
    当 Cout=1 时,表示 A,B,Cin 之和产生了进位位,Cout=0 时,表示 A,B,Cin 之和
    未产生进位位;
    当 S=1 时,表示 A,B,Cin 中其中任意一个变量取值为 1,另外两个变量取值为 0,;
    或者 A,B,Cin 均为 1;当 S=0 时,表示 A,B,Cin 中其中任意两个变量取值为 1,
    另一个变量取值为 0。
    (3)根据给定的因果关系列出真值表
    在这里插入图片描述

    (4)由真值表写出对应的逻辑函数表达式
    在这里插入图片描述
    在这里插入图片描述
    (5)由逻辑函数表达式画出逻辑电路图
    在这里插入图片描述

    三、编码器和译码器

    1、编码器:将十进制转化为二进制
    输入值的有效性:①原变量输入=正逻辑输入=高电频输入=某输入引脚=1
    ②反变量输入=负逻辑输入=低电频输入=某输入引脚=0
    还有部分优先编码器介绍,详情 P86。

    2、译码器(是编码器的逆过程,是将二进制转化为十进制)
    以 38 译码器为栗:38 译码器有三个使能端 1 S , 2 S , 3 S (一高两低),三个地址
    选 择 端 A0 , A1 , A2 ( 分 别 接 外 部 的 三 个 输 入 变 量 ) , 八 个 输 出 端
    Zi (i=0,1,2······7),其中,每一个 Zi  mi (mi 是由 A0A1A2 三变量构成),
    如当Z0 =0 有效时,Z0  A0 A1 A2 , A0A1A2 =000。
    如何用 38 译码器来设计一个全加器呢?
    在这里插入图片描述

    四、数据选择器

    功能:从多输入中选择一个数据作为输出。
    常见的数据选择器有 2 选 1,4 选 1,8 选 1,16 选 1,以 4 选 1 为例,A1A0 为地址
    选择端, D0D1D2D3 是输入端,Z 是输出端,这里的选择的意思是用 A1A0 去选择
    D0D1D2D3作为输出。
    在这里插入图片描述
    重点:如何用数据选择器去设计一个具有完善功能的电路呢?
    举个栗子:如何用 8 选 1 数据选择器设计一个全加器?
    分析:全加器有三个输入变量,两个输出变量;可以将三个输入变量 ABCin 与 8
    选 1 数据选择器的三个数据输入端 A0A1A2 对应连接,所以很容易解决输入变量;
    But。。。怎么表示全加器的输出变量 S 和 Cout 呢,因为 8 选 1 数据选择器只有
    一个输出端,所以,此时,一个 8 选 1 还不够,需要用到两个 8 选 1 的数据选择
    器。
    全加器: S=m1+ m2+ m4+ m7
    Cout = m3 + m5 + m6 + m7
    步骤:
    (1)考虑让数据选择器的三个地址输入端与全加器的三输入变量一一对应
    (2)用展开式与全加器的两个式子相对应。两个 8 选 1 的 A2A1A0 必须与 ABC 一一对应.
    3)两个把 8 选 1 的两个输出分别是 S 和C out
    在这里插入图片描述
    如何用 4 选 1 数据选择器设计全加器?
    分析:4 选 1 的数据选择器跟 8 选 1 数据选择器相似,都会用到两个数据选择器,
    但是,它更难一些,难就难在,4 选 1 的数据选择器只有两个地址输入端,而全
    加器有三个输入变量,那么,怎么用4选1的数据选择器去表示第三个输入变量?
    全加器: S=m1+ m2+ m4+ m7
    Cout = m3 + m5 + m6 + m7
    当计算 S 时,将 AB=00,01,10,11 时分别代入上面的式子,可得下表。
    在这里插入图片描述
    当计算 Cout 时,将 AB=00,01,10,11 时分别代入上面的式子,可得下表。
    在这里插入图片描述
    由上述可知,故 Cin 与 D1 D2连接, D0 接地, D3 接 Vcc 或+5V。
    由此,可得电路图为:
    在这里插入图片描述

    第三部分 时序电路分析与设计

    第五章:触发器

    前言:
    触发器本身是由多个逻辑门构成的,与组合逻辑电路不同的是,触发器内部存在输出对输入
    信号的反馈,因而触发器具有记忆输入信息的功能。

    5.1.1 触发器的电路结构和特点
    书上 115 页
    一些补充:

    1. 触发器是双稳态电路
      双稳态电路:
      在电子电路中,其双稳态电路的特点是:在没有外来触发信号的作用下,电路始终处于原来
      的稳定状态。在外加输入触发信号作用下,双稳态电路从一个稳定状态翻转到另一个稳定状
      态。由于它具有两个稳定状态,故称为双稳态电路。
      我的理解:
      它有两个稳定的状态:0 状态(Q=0,Q 非=1)和 1 状态(Q=1,Q 非=0)
      在不同的输入情况下,它可以被置成 0 状态或者 1 状态
      当输入信号消失后,所置成的状态能够保持
    2. 触发器的定时(时钟)端 CP
      这个 CP 端的作用就是触发我们的触发器。为什么有些触发器需要 CP 端呢?
      解释:
      书上 119 页 5.2.3
      没有 CP 端的触发器,输入信号直接加到输出门的输入端
      CP 端有个小圆圈,代表 CP 端要为下降沿时,触发器才工作,输入信号才被接受
      CP 端没有辣个小圆圈,代表 CP 端要为上升沿时,触发器才工作,输入信号才被接受
      钟控 RS 触发器必须要 CP=1 时,触发器才工作。(书上 120 页)

    5.1.2 触发器的逻辑功能和分类
    根据电路结构分类:
    基本 RS 触发器,钟控 RS 触发器,同步触发器,主从触发器,边沿触发器
    根据电路逻辑功能分类:
    RS 触发器,D 触发器,JK 触发器,T 触发器,T’触发器
    基本触发器和钟控触发器的定义:
    书上 116 上面一点
    5.2 基本 RS 触发器
    电路图:书上 116
    输入:R 非,S 非
    输出:Q,Q 非
    特性方程和约束条件非常重要!
    为什么有这个约束条件?
    书上 116 页下面(4)
    RS 触发器总结:
    3. 无论是哪种 RS,特性方程都一样
    4. 与非门的约束条件和或非门的在数学上等价,但是在电路中不等价
    钟控 RS 的约束条件在基本 RS 上加了个 CP=1 的约束
    主从 RS 的约束条件在基本 RS 上加了个 CP 为下降沿的约束
    5. R 端习惯上叫做复位端,Reset.该端有效时,会把状态 1 置为状态 0
    6. S 端习惯上叫做复位端,Set.该端有效时,会把状态 0 置为状态 1
    5.3 D 触发器
    重点掌握特性方程
    5.4JK 触发器
    重点掌握特性方程
    注:当 J=1,K=1 时,Q(n+1)=Qn 非,这就变成了 T’触发器了。
    5.5 其他触发器
    T 触发器,T’触发器 把特性方程记到就差不多了
    5.7 触发器的相互转换
    书上 129 页 重要
    5.8 触发器的应用
    分频器:书上 132 页
    书上的例题是二分频,倘若想要 4 分频,就得要 2 个触发器,以此类推。
    在这里插入图片描述
    还有书上用的是边沿 D 触发器,但是我们也可以用 JK 触发器来实现,只要满足 J=1,K=1.

    第六章

    6.1 时序电路的分析步骤
    书上 141 页
    7. 电路图,观察是同步时序电路还是异步时序电路,观察触发器类型,JK 还是 D 等。
    8. 写出时钟方程,驱动方程(激励方程),输出方程和状态方程
    9. 列真值表
    10. 画状态转换图
    11. 判断电路的逻辑功能
    有效循环,自启动的一些概念 书上 143 中间
    注意点:
    12. 同步时序电路的时钟方程是形如 CP=CP0=CP1=CP2. 2. 列真值表时 CP 要列出来
    13. 逻辑功能有时候可能一眼看不出来,可以试试交换一下 Q1,Q2,Q3 的顺序。
    在这里插入图片描述
    在这里插入图片描述
    在这里插入图片描述
    在这里插入图片描述

    6.2 时序电路的设计步骤
    1.建立原始状态图
    2.状态化简
    3.状态分配及状态编码
    4.选择触发器类型
    5.列出真值表
    6.讨论自启动问题
    7.画出电路图

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  • 本总结主要是一些数字逻辑复习中本人感觉考前可以多看看,巩固一下自己基础的知识点。 如果想要下载本文可以去: https://download.csdn.net/download/qq_45866407/13994522 以下也可进行查看:

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  • 数字逻辑期末复习

    千次阅读 2019-05-11 17:44:03
    处于状态B的时序逻辑电路,当输入x为1时,输出Z为0,在时钟脉冲的作用下,电路进入次态A。 (Z和Q、X有关) 只有在时钟信号到来电路才发生改变一次,否则即使输入发生变化,电路状态也不会改变。 ...

     

    输出函数:Z=F(X,y)  激励函数:Y=H(X,y)



    某Mealy型电路状态表格式

    处于状态B的时序逻辑电路,当输入x为1时,输出Z为0,在时钟脉冲的作用下,电路进入次态A。

                         (Z和Q、X有关)

    只有在时钟信号到来电路才发生改变一次,否则即使输入发生变化,电路状态也不会改变。

     


     

    处于状态B的时序逻辑电路,当输入x为1时,输出Z为0,在时钟脉冲的作用下,电路进入次态C。

    (Z只和Q有关)

    只有在时钟信号到来电路才发生改变一次,否则即使输入发生变化,电路状态也不会改变。

     



    基本RS触发器:

     

    基本RS触发器,R、S分别是置0和置1,低电位有效。

     

    01置01

    10置1

    11不变

    00不定

     

    基本RS和同步·RS触发器的对比图

    基本RS和同步·RS的·真值表

     

    注意:在同步RS触发器特性表中,隐含着时钟脉冲信号CP=1的因素,即输出信号和CP是有关的,当CP为高电平的时候,它的输出信号才会发生变化;当RS=01或RS=10时,输出的状态和S是一致的。


    主从RS触发器

     

    只在时钟信号从1→0的瞬间,主从触发器有效触发,从而克服钟控RS触发器多次翻转和空翻问题。

    (空翻:在同一个时钟脉冲作用期间触发器状态多次翻转的现象)


    D触发器:

    在时钟脉冲作用下,D触发器状态的变化仅取决于输入信号D,而与触发器现态无关

    维持阻塞D触发器的次态仅取决于CP信号(上升沿)到来时的输入,而这之前或以后,输入信号的变化对次态没影响。、


    JK触发器:

    01置0,10置1,11翻,00保持   

     

    主从JK触发器:CP下降沿到来时有效。主从JK触发器没有约束。


    T触发器:(计数型触发器)

    T触发器的特点

      • 具有保持、翻转功能
      • 边沿时钟脉冲控制(上边沿有效)
      • 抗干扰能力强

    应用:

    基本R-S触发器一般用作消除机械开关抖动;

    D触发器通常用来组成寄存器;

    T触发器一般用来实现计数功能;

    J-K触发器逻辑功能全、通用性强,用途最广泛;

    十六进制同步加法计数器74LS161

    在计算机中,带符号数均用补码表示和存储。

     

     

    8421码中没有1010~1111代码。

    两个8421码相加,和超过10,要进行加6(0110)校正

     

    1.余3码中不允许出现0000、0001、0010、1101、1110

    和1111六种状态。

    余3码与十进制数进行转换时,每位十进制数字的编码都应余3。例如,

    (256)10 = (0101 1000 1001)余3码

    (1000 1001 1001 1011)余3码 = (5668)10

    将两个余3码相加,如果有进位,则结果加3;如果无进位,则结果减3。

     

     

    格雷码属于一种可靠性编码,是一种错误最小化的编码方式,因此格雷码在通信和测量技术中得到广泛应用。

    逻辑函数的三种常用表示方式:逻辑表达式、真值表、卡诺图。

    任意两个最小项的乘积为0。

    全体最小项之和为1。任意两个最大项之和为1。

    全体最大项之积为0。

    只有在变量数目和变量顺序相同的前提下,下标编号相同的最大项和最小项之间才有 的关系。任何一个逻辑函数表达式都可以化为最小项之和表达式,且全部最小项之和为1.

    还有配项法

     

    卡诺图:01 23 67 45;0132 4576 ,12 13 15 14,8 9 11 10;每个小方格代表一个最小项

     

     

     

     

     

     
      

     

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