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  • FPGA跨时钟域处理方式

    2020-01-03 14:42:54
    跨时钟处理有三种方式: 控制信号脉冲检测法,适合于快时钟采慢时钟; 握手信号法,适合慢时钟采快时钟; 异步fifo法,适合大量数据的传输 脉冲检测法 在快时钟的上升沿,使用两级或三级寄存器,检测慢时钟域的...

    FPGA时钟是整个系统的心跳,如果各个模块的心跳异常,会导致手脚不协调。

    跨时钟处理有三种方式

    1. 控制信号脉冲检测法,适合于快时钟采慢时钟;
    2. 握手信号法,适合慢时钟采快时钟;
    3. 异步fifo法,适合大量数据的传输

    脉冲检测法       

    在快时钟的上升沿,使用两级或三级寄存器,检测慢时钟域的使能信号,然后在快时钟域产生一个周期的脉冲信号。

    input    clk;
    input    rst;
    input    wr_en;
    
    reg      wr_r;
    reg      wr_r2;
    wire     pos_wr;
    
    always@(posedge clk ,negedge rst)
    begin
        if(rst)begin
            wr_r <= 1'b0;
            wr_r2<= 1'b0;
        end else 
            wr_r <= wr_en;
            wr_r2 <= wr_r;
        end
    end
    
    assign    pos_wr= !wr_r && wr_r2 ; //写选通信号上升沿,拉高一个周期的脉冲信号

    握手信号法

    快时钟域产生写请求和data,慢时钟域检测到写请求,锁存数据后产生应答信号,快时钟域检测到应答信号后,撤销写请求,至此完成一次写操作。

    module handshack (
        input        clk,
        input        rst_n,
        input        req,
        input  [7:0] datain,
        output       ack,
        output       data_out
    )
    //****************************
    //上升沿信号检测
    reg    req_r ,req_r2,req_r3 ;
    always@ (posedge clk or negedge rst_n)
    begin
        if (!rst_n)begin
            req_r  <= 1'b1 ;
            req_r2 <= 1'b1 ;
            req_r3 <= 1'b1 ; 
        end else begin
            req_r <= req ;
            req_r2 <= req_r ;
            req_r3 <= req_r2 ;
        end
    end
            
    //pos_req2 比 pos_req1 延时一个时钟周期,确保数据被稳定锁存
    wire     pos_req1 =  req_r &&  ~ req_r2 ;
    wire     pos_req2 =  req_r2 && ~ req_r3 ; 
    //***************************************
    // 数据锁存
    reg  [7:0]     dataoutr;
    
    always@(posedge clk or negedge rst_n )begin
        if(!rst_n)
            dataoutr <= 8'h0;
        else if(pos_req1)
            dataoutr <= datain ; //检测到req有效后锁存输入数据
    end
    
    assign dataout =dataoutr
    //**************************************
    //产生应答信号ack
    reg ackr;
    
    always@(posedge clk or negedge rst_n)
    begin
        if(!rst_n)
            ackr <= 1'b0;
        else if (pos_req2)
            ackr <= 1'b1;
        else if(!req)
            ackr <= 1'b0 ;
    end
    
    assign ack =ackr;
    
    endmoudle

    异步fifo法

    读写时钟各自按照两个时钟域的时钟,控制wreq、和req进行读写命令操作。

     

    展开全文
  • FPGA跨时钟域处理方法

    2021-07-17 20:19:16
    前提条件是 快时钟域到慢时钟域,原因有两个,1)只有快时钟域到慢时钟域,才能保证慢时钟域的脉冲信号能被快时钟域采样到。2)两级寄存器的主要作用是消除亚稳态(不能完全消除亚稳态,但可以使亚稳态出现的概率...

            跨时钟域的信号分为两类,一类是单比特的信号,一类是多比特的信号。这两类信号无论是快时钟域到慢时钟域还是慢时钟域到快时钟域,无论是流数据还是控制信号,都可以使用异步FIFO进行同步。因此下文分类的不同情景,每一种情景都可以使用异步FIFO进行同步,后文就不作介绍。但需要注意的是,快时钟域到慢时钟域的同步,在使用异步FIFO时,快时钟域平均流量是不能大于慢时钟域的处理速度的,否则数据会丢失,这其实与是否使用FIFO来进行同步无关。因为FIFO的作用本就是在某一段持续时间内,发送方发送的数据大于接收方的处理能力时,暂时作为缓存用的。若发送方的平均流量大于接受方的处理能力,那么除非FIFO无限大,否则随着时间的增加,就会丢失数据。

    1、单比特信号

             大部分文章介绍单比特信号的跨时钟域处理时,都是默认该单比特信号为控制信号或者说变化相对较慢的单比特脉冲信号。但实际上单比特信号也存在是流数据的可能,可能实际工程上单比特的流数据信号较少,但是起码理论上存在这种可能,如果不加以区分讨论,初学者往往容易混淆。

    1.1 单比特脉冲信号

    1.1.1 慢时钟域到快时钟域

            慢时钟域的单比特脉冲信号同步至快时钟域,可以采用多级寄存器的方法,也就是将单比特脉冲信号在快时钟域打多拍。一般情况下只需要采用两级寄存器即可,因为更多级的寄存器对性能提升并不明显。前提条件要求从慢时钟域到快时钟域,原因是只有慢时钟域到快时钟域,才能保证慢时钟域的脉冲信号能被快时钟域采样到。

            需要注意的是,多级寄存器的主要作用是避免亚稳态的传播(不能完全消除亚稳态,但可以使亚稳态出现的概率大大降低),并不能保证数据稳定后,是正确的值,而是随机的0或1。但是由于慢时钟域的脉冲信号持续时间大于快时钟域的一个周期,因此在快时钟域的下一个上升沿到来时,慢时钟域的脉冲信号仍然持续,此时快时钟域可以采到正确的值。也就是说,出现亚稳态时,快时钟域实际上需要已经对慢时钟域的信号进行第二次采样了。显然地,第二次采样时,需要满足建立时间与保持时间,否则可能会再次出现亚稳态。因此可以看出快时钟域与慢时钟域的关系并不是任意的,两者并不能接近到无法满足第二次采样的建立时间和保持时间。快时钟域域慢时钟域需要满足下面的条件:Tslow>Tfast+Thold+Tsetup,其中Tslow为慢时钟域的时钟周期,Tfast为快时钟域的时钟周期,Thold与Tsetup分别为快时钟域寄存器的保持时间和建立时间。通过上面的讨论我们可以发现,当使用多级寄存器时,如果出现了亚稳态,快时钟域 能够 采到慢时钟域信号所需的时间 比没有出现亚稳态时 可能会多一个周期。如果有彼此关联的两个多比特信号,比如说地址信号,它们从慢时钟域同步至快时钟域时,可能到达快时钟域的时间时不一样的,那么得到的地址就是错误的,这就是多比特信号即使是从慢时钟域到快时钟域,也不能够使用多级寄存器同步的原因。但如果多比特信号彼此无关,从慢时钟域到快时钟域时,是可以使用多级寄存器同步的。

    代码如下:

    module syn(
        input         rsta_n,
        input         clka,
        input         dataa,
        input         rstb_n,
        input         clkb,
        output        datab
        );
       
    reg syn1;
    reg syn2;
    
    always@(posedge clkb or negedge rstb_n) begin
        if(!rstb_n) begin
            syn1<=1'b0;
            syn2<=1'b0;
        end
        else begin
            syn1<=level;
            syn2<=syn1;
        end
    end
    
    assign datab=syn2;
        
    endmodule
    

    2、快时钟域到慢时钟域

    (1)使用握手信号

            快时钟但慢时钟域的单比特信号同步可以使用握手信号。握手信号的使用相对来说耗时较长,如果快时钟域的信号变化较快,是无法使用握手信号来进行同步的,否则慢时钟域可能会漏采快时钟域的信号。(下图输出的不是脉冲信号而是电平信号,与下文的代码有点区别)

     

    verilog代码如下:

    module syn(
        input     clka,
        input     rsta_n,
        input     bit_in,
        input     clkb,
        input     rstb_n,
        output    bit_out
        );
        reg     req;
        reg     req_f;
        reg     req_ff;
        reg     req_fff;
        
        wire    ack;
        reg     ack_f;
        reg     ack_ff;
        
        //使用req信号对a时钟域数据进行保持 
        always@(posedge clka or negedge rsta_n) begin
            if(!rsta_n)
                req<=1'b0;
            else if(ack_ff)//ack信号为高时,不接收新的数据
                req<= 1'b0;
            else if(bit_in)
                req<=1'b1;
            else
                req<=req;
        end
        
        //将a时钟域的req信号同步至b时钟域
        always@(posedge clkb or negedge rstb_n) begin
            if(!rstb_n) begin
                req_f <=1'b0;
                req_ff<=1'b0;
            end
            else begin
                req_f <=req;
                req_ff<=req_f; 
            end
        end
        //在b时钟域产生单个数据脉冲
        always@(posedge clkb or negedge rstb_n) begin
            if(!rstb_n) 
                req_fff<=1'b0;
            else 
                req_fff<=req_ff; 
        end
        assign bit_out=~req_fff&req_ff;
        //将b时钟域的ack信号同步至a时钟域
        assign ack=req_ff;
        always@(posedge clka or negedge rsta_n) begin
            if(!rsta_n) begin
                ack_f  <= 1'b0;
                ack_ff <= 1'b0;
            end
            else begin
                ack_f  <= ack;
                ack_ff <= ack_f;
            end
        end
      
    endmodule
    

    testbench:

    `timescale 1ns / 1ps
    
    module tb(
    
        );
        
        reg clka,clkb;
        reg bit_in;
        reg rsta_n,rstb_n;
        wire bit_out;
       
       syn test(
         .clka(clka),
         .rsta_n(rsta_n),
         .bit_in(bit_in),
         .clkb(clkb),
         .rstb_n(rstb_n),
         .bit_out(bit_out)
        );
        
        initial begin
        clka=1'b0;
        clkb=1'b1;
        rsta_n=1'b0;
        rstb_n=1'b0;
        bit_in=1'b0;
        #28
        rsta_n=1'b1;
        rstb_n=1'b1;
        end
        
        always #2 clka=~clka;
        always #7 clkb=~clkb;
        
     initial begin
        #98
        bit_in =1'b1;
        #4
        bit_in =1'b0;
        #60
        bit_in =1'b1;
        #4
        bit_in =1'b0;
        #8
        bit_in =1'b1;
        #4
        bit_in =1'b0;
        #300
        bit_in =1'b1;
     end
        
    endmodule
    

    仿真时序图:

    从仿真图可以看出,对于快时钟域的两个脉冲离得比较近的话,慢时钟域是会漏采的,使用握手信号时,对此需要注意。

    (2)T触发器 + 多级触发器

            对于单比特的脉冲信号,我们也可以使用T触发器 + 多级触发器的方法来进行同步,这种方法相较于使用握手信号所需时间较短,但没有ack信号,无法判断接受方是否接受到了脉冲信号。因此使用时一定要保证 满足使用条件。

            T触发器的真值表达式为 Qn+1 =T⊕Qn。总结来说的话,就是每来一个周期的高电平,输出就翻转一次。我们利用这个特性,可以将单比特的信号展宽。就是说在两个脉冲之间的信号是保持不变的,不管保持的是0还是1并不重要,我们只要知道脉冲到来之时,T触发器的输出会翻转就足够了。只要信号发生了变化,我们在进行同步的时钟域多打一拍,并与前一拍的信号进行异或就可以得到一个周期的脉冲,虽然b时钟域采到的并不是脉冲,但是异或之后得到的就是一个脉冲。

            这种方法的本质实际上是将信号展宽,只不过展宽的信号可能是0也可能是1。但很显然,a时钟域的两个脉冲间隔要足够大,因为两个脉冲的信号的间隔就是a时钟域的信号持续的时间。如果这个时间太短,在b时钟域是无法采到的。两个脉冲之间的间隔要大于Tb+Thold+Tsetup,其中Tb为b时钟域的时钟周期,Thold与Tsetup分别为b时钟域寄存器的保持时间和建立时间。

    verilog代码如下:

    module syn(
        input         rsta_n,
        input         clka,
        input         plusea,
        input         rstb_n,
        input         clkb,
        output        pluseb
        );
        
    reg level;
    reg syn1;
    reg syn2;
    reg syn2_f;
    
    //将a时钟域的脉冲信号转为电平信号
    always@(posedge clka or negedge rsta_n) begin
        if(!rsta_n)
            level<=1'b0;
        else if(plusea)
            level<=~level;
        else
            level<=level;
    end
    
    //用两级寄存器同步电平信号
    always@(posedge clkb or negedge rstb_n) begin
        if(!rstb_n) begin
            syn1<=1'b0;
            syn2<=1'b0;
        end
        else begin
            syn1<=level;
            syn2<=syn1;
        end
    end
    
    //在b时钟域将同步过来的电平信号转为脉冲信号
    always@(posedge clkb or negedge rstb_n) begin
        if(!rstb_n) 
            syn2_f<=1'b0;   
        else 
            syn2_f<=syn2;
    end
    assign pluseb=syn2^syn2_f;
        
    endmodule

    1.2 单比特流数据

            对于单比特流数据而言,无论是快时钟域到慢时钟域,还是慢时钟域到快时钟域,如果不使用RAM或者FIFO这类存储空间,想直接将数据通过流的方式进行同步,是无法做到的。这是因为两个时钟域的时钟周期长度不一样,随着时间的积累,一定会发生数据的错位。因此若想同步跨时钟域的流数据,必须要借助存储器空间,否则是无法同步流数据的。需要注意的是,快时钟域到慢时钟域的流数据,是不能一直持续的,否则就需要无限大的存储空间,这在文章开头已经提到了。

    2、多比特信号

    2.1 多比特单

    (1)方法一:DUUX实现CDC

    控制信号tx_sel经两级寄存器同步后作为多路选择器的sel信号,cdc_d为发送时钟域多比特数据。tx_sel信号与cdc_d信号都需要持续一定的时间以保证能被接收时钟域采到。 

    2.2 多比特流数据

            分析方法同但比特的流数据。

    ---------------------------------------------------------------------------------------------------------------------------------

            最后需要说明的一点是,除了异步FIFO,当一个时钟域的信号送入另一个时钟域时,都需要另一个时钟域使用两级寄存器进行打拍,这是为了避免出现亚稳态的传播。但需要注意的是,一个时钟域的信号送入另一个时钟域时,这个信号必须时寄存器输出的。这是因为若不是寄存器输出,输入另一个时钟域时,就可能产生毛刺,会加大出现亚稳态的概率。虽然说即使出现亚稳态,多级寄存器同步后大概率数据也是会稳定下来的,但是发生故障的概率会随着亚稳态出现次数的增加而增加,系统的稳定性会受到影响。更为重要的是,毛刺产生的亚稳态会导致出现一个不想要出现的0或1。这我们之前讨论的亚稳态有所不同,之前讨论的出现了亚稳态,数据稳定下来后,最多也就是数据推迟一个周期来到,但这个数据我们还是需要的。但是因毛刺产生的亚稳态稳定之后,产生的0或1是我们不需要的,这个不需要的0或1如果出现在后续的电路中,且后续的电路有较强的因果关系时,整个系统都会出现错误,且难以排查。

    参考链接:

    1.你真的懂2-flop synchronizer吗-- CDC的那些事(2)

    2.常见数电面试题Pulse Synchronizer -- CDC的那些事(3)

    3.多bit信号跨时钟域怎么办?

    展开全文
  • 在逻辑设计领域,只涉及单个时钟域的设计并...尤其对于一些复杂的应用,FPGA往往需要和多个时钟域的信号进行通信。异步时钟域所涉及的两个时钟之间可能存在相位差,也可能没有任何频率关系,即通常所说的不同频不同相。
  • FPGA 跨时钟域处理

    2020-08-28 12:38:03
    跨时钟域处理FPGA设计中经常遇到的问题,而如何处理好跨时钟域间的数据,可以说是每个FPGA初学者的必修课。如果是还在校生,跨时钟域处理也是面试中经常常被问到的一个问题。 这里主要介绍三种跨时钟域处理的...

    跨时钟域处理是FPGA设计中经常遇到的问题,而如何处理好跨时钟域间的数据,可以说是每个FPGA初学者的必修课。如果是还在校生,跨时钟域处理也是面试中经常常被问到的一个问题。

     

    这里主要介绍三种跨时钟域处理的方法,这三种方法可以说是FPGA界最常用也最实用的方法,这三种方法包含了单bit和多bit数据的跨时钟域处理,学会这三招之后,对于FPGA相关的跨时钟域数据处理便可以手到擒来。

     

    这里介绍的三种方法跨时钟域处理方法如下:

     

    1. 打两拍;

    2. 异步双口RAM;

    3. 格雷码转换。

     

    01

    方法一:打两拍

     

    大家很清楚,处理跨时钟域的数据有单bit和多bit之分,而打两拍的方式常见于处理单bit数据的跨时钟域问题。

     

    打两拍的方式,其实说白了,就是定义两级寄存器,对输入的数据进行延拍。如下图所示。

     

     

    应该很多人都会问,为什么是打两拍呢,打一拍、打三拍行不行呢?

     

    先简单说下两级寄存器的原理:两级寄存是一级寄存的平方,两级并不能完全消除亚稳态危害,但是提高了可靠性减少其发生概率。总的来讲,就是一级概率很大,三级改善不大。

     

    这样说可能还是有很多人不够完全理解,那么请看下面的时序示意图:

     

     

    data是时钟域1的数据,需要传到时钟域2(clk)进行处理,寄存器1和寄存器2使用的时钟都为clk。假设在clk的上升沿正好采到data的跳变沿(从0变1的上升沿,实际上的数据跳变不可能是瞬时的,所以有短暂的跳变时间),那这时作为寄存器1的输入到底应该是0还是1呢?这是一个不确定的问题。所以Q1的值也不能确定,但至少可以保证,在clk的下一个上升沿,Q1基本可以满足第二级寄存器的保持时间和建立时间要求,出现亚稳态的概率得到了很大的改善。

     

    如果再加上第三级寄存器,由于第二级寄存器对于亚稳态的处理已经起到了很大的改善作用,第三级寄存器在很大程度上可以说只是对于第二级寄存器的延拍,所以意义是不大的。

     

    02

    方法二:异步双口RAM

     

    处理多bit数据的跨时钟域,一般采用异步双口RAM。假设我们现在有一个信号采集平台,ADC芯片提供源同步时钟60MHz,ADC芯片输出的数据在60MHz的时钟上升沿变化,而FPGA内部需要使用100MHz的时钟来处理ADC采集到的数据(多bit)。在这种类似的场景中,我们便可以使用异步双口RAM来做跨时钟域处理。

     

    先利用ADC芯片提供的60MHz时钟将ADC 输出的数据写入异步双口RAM,然后使用100MHz的时钟从RAM中读出。对于使用异步双口RAM来处理多bit数据的跨时钟域,相信大家还是可以理解的。当然,在能使用异步双口RAM来处理跨时钟域的场景中,也可以使用异步FIFO来达到同样的目的。

     

    03

    方法三:格雷码转换

     

    我们依然继续使用介绍第二种方法中用到的ADC例子,将ADC采样的数据写入RAM时,需要产生RAM的写地址,但我们读出RAM中的数据时,肯定不是一上电就直接读取,而是要等RAM中有ADC的数据之后才去读RAM。这就需要100MHz的时钟对RAM的写地址进行判断,当写地址大于某个值之后再去读取RAM。

     

    在这个场景中,其实很多人都是使用直接用100MHz的时钟与RAM的写地址进行打两拍的方式,但RAM的写地址属于多bit,如果单纯只是打两拍,那不一定能确保写地址数据的每一个bit在100MHz的时钟域变化都是同步的,肯定有一个先后顺序。如果在低速的环境中不一定会出错,在高速的环境下就不一定能保证了。所以更为妥当的一种处理方法就是使用格雷码转换。

     

    对于格雷码,相邻的两个数间只有一个bit是不一样的(格雷码,在本文中不作详细介绍),如果先将RAM的写地址转为格雷码,然后再将写地址的格雷码进行打两拍,之后再在RAM的读时钟域将格雷码恢复成10进制。这种处理就相当于对单bit数据的跨时钟域处理了。

     

    对于格雷码与十进制互换的代码,仅提供给大家作参考:

     

     

    代码使用的是函数的形式,方便调用,op表示编码或者译码,WADDRWIDTH和RADDRWIDTH表示位宽。

     

    本文转自"FPGA之家"公众号

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  • FPGA跨时钟域处理的自己理解

    千次阅读 2019-05-23 15:46:49
    为什么要做跨时钟域的处理? 打一个不太恰当的例子,时钟...这个处理就是跨时钟域处理跨时钟域处理的两种方式 1.两级触发器级联(打两拍) 对于单bit数据,常用的处理跨时钟域方式为两级触发器级联方式。 ...

    为什么要做跨时钟域的处理?

    打一个不太恰当的例子,时钟相当于我们人体的“心脏”,伴随时钟产生的数据流就是相当于血液。假设人体中有多个小心脏,当心脏A的血液进入心脏B支撑的系统时就会产生混乱。为了防止这种情况的产生,需要对“跨心脏”的数据做处理。这个处理就是跨时钟域处理。


    跨时钟域处理的两种方式

    1. 两级触发器级联(打两拍)

    对于单bit数据,常用的处理跨时钟域方式为两级触发器级联方式。

    Clock1的输出直接连接Clock2第一级寄存器的输入,不用经过任何组合逻辑电路,一级寄存器与二级寄存器级联,得到Clock2时钟域的OUTPUT。

    参考代码:

                                                

    应用场景:1. 注意全局复位信号在各个模块中的处理,是否存在跨时钟域情况。

                      2. 对于外接电平信号,例如:九芯通信信号。检测上升沿或者下降沿。

    疑问:为什么采用两级寄存器?而不是一级或者三级

    需要注意的是两级寄存器并不能完全消除亚稳态危害,但是会大大提高可靠性,减少发生的概率。一级寄存器的亚稳态发生的概率太大,三级寄存器消除亚稳态的概率比二级提升不多。

    单bit处理分为两个情况:

    1、快时钟域到慢时钟域

    快时钟域的脉冲信号容易被慢时钟域的捕获沿漏掉,一般操作是扩宽脉冲信号。代码很常见,不再贴。

    2、慢时钟域到快时钟域

    正常捕获就可以。

    2. 异步双口RAM/异步FIFO

    处理多bit数据的跨时钟域问题,一般采用异步双口RAM处理,即将数据先存再读。

    举例:ADC以120M的时钟进行采样,但是我们的FPGA系统时钟是200M进行处理。所以需要将ADC的采样数据先以120时钟存入FIFO然后再以200M时钟读取进行想做的处理。

    在能使用双口RAM的场景中,异步FIFO同样可以进行跨时钟域处理。

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空空如也

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