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  • 38译码器

    2020-11-03 14:57:45
    74138为二进制译码器,能把二进制代码编译为0~7的十进制数值。 ...

    74138为二进制译码器,能把二进制代码编译为0~7的十进制数值。

    74LS138和74HC138:
    74hc138的逻辑功能和74ls138是一样的。74hc138是高速CMOS芯片,du工作电源电压为2V - 6V,输出端驱动zhi电流为正负25mA。74ls138是TTL芯片,工作电源电压为5V,输出驱动电流高电平-400微安,低电平8mA。

    将具有特定含义的二进制代码变换(翻译)成一定的输出信号,以表示二进制代码的原意,这一过程称为译码。译码是编码的逆过程,即将某个二进制代码翻译成电路的某种状态。

    74HC138

    展开全文
  • 使用38译码器来驱动数码管来节省IO端口 (1)什么是38译码器38译码器有3个输入端口A、B、C和8个输出端口Y0-Y7。由输入端口控制输出端口的值 (2)为什么要使用38译码器 回想之前的驱动动态数码管的时候,一个段码...
  • 38译码器的代码

    2017-05-14 09:30:40
    38译码器的代码,51单片机类
  • 三八译码器-38译码器原理图-74ls138译码器.mht
  • 38译码器编写

    2013-10-23 20:48:36
    这是一个verilog文件,是关于38译码器的资源。
  • verilog实现38译码器

    万次阅读 多人点赞 2017-10-11 20:53:21
    verilog实现38译码器
    module decode_38 (
    	input wire[2:0] a,
    	output reg[7:0] y
    );
    	integer i;
    	always @(*) begin //******
    		for (i=0;i<8;i=i+1) begin
    			if (a==i)
    				y[i]<=1;
    			else y[i]<=0;
    		end
    	end
    endmodule
    module decode_38_tb;
    	reg A,B,C;
    	wire [7:0] y;
    	wire [2:0] a;
    	assign a={A,B,C};
    	decode_38 D(.a(a),
    							.y(y)
    							);
    	initial begin
    		A=0;B=0;C=0;#100;
    		A=0;B=0;C=1;#100;
    		A=0;B=1;C=0;#100;
    		A=0;B=1;C=1;#100;
    		A=1;B=0;C=0;#100;
    		A=1;B=0;C=1;#100;
    		A=1;B=1;C=0;#100;
    		A=1;B=1;C=1;#100;
    	end
    endmodule
    		


    展开全文
  • 38译码器电路连接

    2015-03-25 20:53:07
    38译码器电路连接编程与电路连接的比较,电路连接使用了max软件
  • 基于PSoC的38译码器

    2015-10-31 12:03:02
    基于PSoc的38译码器的工程文件,适合初学者直接下载学习使用
  • 38译码器在单片机系统中的作用是什么?这个根据三--八译码器功能和你设计的单片机系统功能需要而定。一般当外围芯片较多时 ,单片机的IO口不能提供如此多的片选信号时,用三八译码器即可以只用3个I/O口 分配 8 个片选...

    38译码器在单片机系统中的作用是什么?

    这个根据三--八译码器功能和你设计的单片机系统功能需要而定。

    一般当外围芯片较多时 ,单片机的IO口不能提供如此多的片选信号时,用三八译码器即可以只用3个I/O口 分配 8 个片选信号给 8 个外围芯片,从而对外围芯片进行分时的读写操作!

    希望对你有点帮助!

    三八译码器在单片机的作用

    作用一:当一个选通端(G1)为高电平,另两个选通端(/(G2A)和/(G2B))为低电平时,

    可将地址端(A、B、C)的二进制编码在一个对应的输出端以低电平译出。

    作用二:利用 G1、/(G2A)和/(G2B)可级联扩展成 24 线译码器;若外接一个反相器还可级

    联扩展成 32 线译码器。

    作用三:若将选通端中的一个作为数据输入端时,138 还可作数据分配器。

    74系列的三八译码器都哪些

    狭义的74系列三-八译码器仅包括74138,广义的74系列三-八译码器型号就很多了,包括74138、74LS138、74ALS138、74HC138、74HCT138、74AHC138、74AHCT138、74AC138、74ACT138、74F138、74LVC138等很多型号,还有74LS137也同样是三-八译码器。

    9fa0e51ca231f763fad840e5f21e4b73.png

    什么是38译码器啊

    38译码器是指将3位2进制数通过电路转换成八路不同状态的输出;以74ls138为例:

    ①当一个选通端(E1)为高电平,另两个选通端((/E2))和(/E3))为低电平时,可将地址端(A0、A1、A2)的二进制编码在Y0至Y7对应的输出端以低电平译出。比如:A2A1A0=110时,则Y6输出端输出低电平信号。

    ②利用 E1、E2和E3可级联扩展成 24 线译码器;若外接一个反相器还可级联扩展成 32 线译码器。

    ③若将选通端中的一个作为数据输入端时,74LS138还可作数据分配器。

    ④可用在8086的译码电路中,扩展内存。

    大家帮忙给解释下译码器的原理功能吧38译码器(74LS154,74HC138)的功能是什么啊详细的资料

    用法:通过三位二进制数来控制输出低电平。

    原理:有三个选通端,只有当选通端为100时138才工作,每一个二进制数对应一个低电平的输出,比如000对应y1(非),其他的同理,需要注意的是在正常工作时,其他的输出都是高电平,只有一个是低电平。

    什么是38译码器啊、三八译码器,就介绍到这里啦!感谢大家的阅读!希望能够对大家有所帮助!

    展开全文
  • Verilog实现38译码器

    2021-04-01 10:25:53
    Verilog实现38译码器 // An highlighted block var foo = 'bar'; module decode_38(date_in, date_out); input [2:0] date_in; //date_in[2],date_in[1],date_in[0] output reg [7:0] date_out; //行为建模...

    Verilog实现38译码器

    // An highlighted block
    var foo = 'bar';
    
    module decode_38(date_in, date_out);
        
        input [2:0] date_in;        //date_in[2],date_in[1],date_in[0]
        output reg [7:0] date_out; 
        
        //行为建模:组合逻辑电路
        always @ (*)    begin
            case(date_in)                 //case语句:括号为输入的条件
               3'd0     : date_out = 8'b0000_0001;
               3'd1     : date_out = 8'b0000_0010;
               3'd2     : date_out = 8'b0000_0100;
               3'd3     : date_out = 8'b0000_1000;
               
               3'd4     : date_out = 8'b0001_0000;
               3'd5     : date_out = 8'b0010_0000;
               3'd6     : date_out = 8'b0100_0000;
               3'd7     : date_out = 8'b1000_0000;
            endcase
        end
        
    endmodule
    
    // An highlighted block
    var foo = 'bar';
    `timescale 1ns/1ps
    module decode_38_tb;
    
        reg [2:0] date_in;        //date_in[2],date_in[1],date_in[0]
        wire[7:0] date_out;
        
        decode_38 decode_38_inst(
            .date_in(date_in), 
            .date_out(date_out)
        );
    
       //port
       initial begin
              date_in = 3'b000;
        #200  date_in = 3'b001;
        #200  date_in = 3'b010;
        #200  date_in = 3'b011;
        #200  date_in = 3'b100;
        #200  date_in = 3'b101;
        #200  date_in = 3'b110;
        #200  date_in = 3'b111;
       end
    endmodule
    
    展开全文
  • verilog HDL描述38译码器

    2013-05-24 11:40:33
    EDA技术,verilogHDL描述的38译码器,完全根据真值表编写,并成功验证
  • 38译码器 VHDL

    2018-03-07 18:33:04
    基于fpga编写的VHDL3-8译码器。3个输入口,进行译码后在8个输出口输出。低电平有效
  • 使用38译码器扩展单片机接口

    千次阅读 2021-01-04 12:17:40
    常用的是74HC138,也叫38译码器。 2. 工作原理 38译码器,从名字来分析就是把3种输入状态翻译成8种输出状态。对于数字器件的引脚,如果一个引脚输入的时候,有 0 和 1 两种状态;对于两个引脚输入的时候,就会有 00...
  • 74HC138——38译码器的说明74HC138——38译码器的说明74HC138——38译码器的说明74HC138——38译码器的说明
  • 38译码器的几种描述方法 38译码器的几种描述方法 38译码器的几种描述方法
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  • vhdl8三种方式实现38译码器

    千次阅读 2019-09-22 09:48:12
    之前用连接符&做过38译码器,觉得有点复杂。这次换几个方法: 1.when_else语句 代码: 仿真:
  • EDA与VHDL题目——38译码器 代码 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; --调用库函数 ENTITY trans38 IS --结构体 PORT(A,B,C:IN STD_LOGIC; Y:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); END trans38; ...
  • 1. 38译码器

    2016-01-21 22:52:00
    38译码器 1 library IEEE; 2 use IEEE.STD_LOGIC_1164.ALL; 3 use ieee.std_logic_signed.all; 4 5 6 entity top is 7 port ( 8 sel: in std_logic_vector (2 downto 0); 9 y:...
  • 38译码器,书上写的我多见过最简单的一个38译码器,提供给大家参考。
  • 38译码器,分别用case语句和if语句编写,均已通过仿真验证,并附有仿真波形图。
  • 38译码器 VHDL 5/8 分频器VHDL
  • 查看38译码器的芯片手册

    千次阅读 2017-12-10 11:12:25
    学习51单片机,38译码器(D74LS138) 是我除了MCU之后接触到的第一个芯片,学习一个芯片的第一步就是查看它的芯片手册(是这样吧?)然后我就去看了一下它的芯片手册。 一. 三通道输入就是有三个引脚用于...
  • vivado simulation仿真(38译码器实现)

    千次阅读 2019-12-03 13:04:34
    第一步 新建工程 新建工程选择开发板,进入vivado界面,这里就不多说了。 第二步 添加design souce 这一步就是写我们要测试的...这里我添加了两个文件,分别是两种方式实现的38译码器: 其中各个文件的代码如下...
  • 译码器设计 一、实验目的: 1、通过3-8译码器的设计,让学生掌握组合逻辑电路的设计方法。 2、掌握组合逻辑电路的静态测试方法。 3、初步了解可编程器件设计的全过程。 二、实验要求: 1、采用原理图输入设计。 2、...
  • 51单片机38译码器实现动态数码管控制 代码如下: #include void delay(void) //延时函数 { unsigned char i, j; for (i=0;i { for(j=0;j }  } void main(void) { //译码后的选位数组  unsigned ...
  • Verilog入门2-用ise做38译码器和仿真

    千次阅读 2019-09-10 23:46:12
    学过数电应该都知道有38译码器这个东西 就是通过3个输入端,控制8个输出端的状态。2.^3正好是8位。 下面附上代码: module my3_8(a,b,c,out); input a,b,c; output [7:0]out;//表示位宽为8bit的输出信号 ...

空空如也

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