pulse_sample

适用场景

适用于脉冲信号采样，慢时钟采样快时钟

基本原理

将快时钟域的脉冲信号扩展成多周期的电平信号，慢时钟同步电平信号进行采样得到同步后的电平信号，此时通过电平延时组合逻辑由电平产生脉冲信号。

限制

快时钟域的两次脉冲应该应该有一定的间隔，否则扩展后的电平信号连在一起了，会导致同步后的信号只有一个脉冲

说明

源时钟域src_pulse依次输入给src_pulse_seq[0]、src_pulse_seq[1]、src_pulse_seq[2]，四个信号相或产生的信号输入给寄存器src_pulse_extend。寄存器src_pulse_extend通过两级同步打拍得到sync_temp,sync_temp依次打拍得到src_pulse_expand_delay1、src_pulse_expand_delay2。再由(src_pulse_expand_delay1)&&(!src_pulse_expand_delay2)得到脉冲信号dst_pulse_tmp，dst_pulse_tmp打拍得到目的时钟域脉冲dst_pulse。

verilog

module pulse_sample(
        // source clock domain signals
        src_clk,
  src_async_rst_n,
  src_pulse,
  // dst  clock domain signals
  dst_clk,
  dst_async_rst_n,
  dst_pulse
  );
 
 parameter                       EXTEND_NUM = 4;
 // source clock domain signals
 input                           src_clk;
 input                           src_async_rst_n;
 input                           src_pulse;
 // dst  clock domain signals
 input                           dst_clk;
 input                           dst_async_rst_n;
 output                          dst_pulse;
 
 reg    [EXTEND_NUM-2:0]         src_pulse_seq;
 reg                             src_pulse_extended;
 reg                             sync_temp;
 
 reg                             src_pulse_sync;
 reg                             src_pulse_expand_delay1;
 reg                             src_pulse_expand_delay2;
 reg                             dst_pulse;
 wire                            dst_pulse_tmp;
 
 always@(posedge src_clk or negedge src_async_rst_n)
     if(!src_async_rst_n)
  begin
      src_pulse_seq[EXTEND_NUM-2:0]      <= {(EXTEND_NUM-1){1'b0}};
     src_pulse_extended                 <= 1'b0;
  end
  else
  begin
      src_pulse_seq[0]                   <= src_pulse;
      src_pulse_seq[EXTEND_NUM-2:1]      <= src_pulse_seq[EXTEND_NUM-3:0];
     src_pulse_extended                 <= src_pulse|(|(src_pulse_seq[EXTEND_NUM-2:0]));
  end
  
 always@(posedge dst_clk or negedge dst_async_rst_n)
        if(!dst_async_rst_n)
     begin
       sync_temp        <= 1'b0;
      src_pulse_sync   <= 1'b0;
     end
     else
     begin
       sync_temp        <= src_pulse_extended;
      src_pulse_sync   <= sync_temp;
     end
    
 assign dst_pulse_tmp  =   (src_pulse_expand_delay1)&&(!src_pulse_expand_delay2);
   
 always@(posedge dst_clk or negedge dst_async_rst_n)
        if(!dst_async_rst_n)
     begin
       src_pulse_expand_delay1    <= 1'b0;
      src_pulse_expand_delay2    <= 1'b0;
      dst_pulse                  <= 1'b0;
      end
     else
     begin
       src_pulse_expand_delay1    <= src_pulse_sync           ;
      src_pulse_expand_delay2    <= src_pulse_expand_delay1  ;
      dst_pulse                  <= dst_pulse_tmp            ;
     end
    endmodule
 

本系列将对sunburst design网站的2008最佳文章《Clock Domain Crossing (CDC) Design & Verification Techniques Using SystemVerilog》进行翻译和基于自我理解的分析阐述，本文介绍快满时钟数据传输问题。

慢时钟到快时钟

慢时钟数据传递到快时钟域时，由于采样时钟速率更高，所以一般慢时钟域的数据都会被采集到，不会出现问题。前提是慢时钟域是快时钟域时钟的1.5倍，也就是数据保持足够的时间，具体原因后面会进行分析。

快时钟到慢时钟

下图展示了一种失败的设计：

数据宽度和原时钟宽度相同，采样时钟域属于慢时钟，那么就会导致无法正确采集到数据，错过了数据的有效位置。

上图展示了一种设计，数据宽度略大于采样时钟宽度，这样由于建立时间或者保持时间不够导致亚稳态信号的产生。

开环设计

如果能够保证数据宽度是慢时钟的1.5倍，即可使用开环设计，如下图所示：

优点：开环设计是快时钟到慢时钟数据传输最高效的方法，设计中可以通过数据延展来实现。

缺点：代码维护可能出现问题，新的工程师来了之后可能不理解你的延展意图，而更改此方案。方法是可以在设计中加入systemverilog的断言机制，即SVA，判断数据宽度是否经历了3个沿（1.5*bclk）。

闭环设计

该方法属于握手反馈机制，优点是最安全的数据传输手段，缺点是数据延迟较大，影响性能。具体情况如下图所示：

-----------------------------------------END---------------------------------------------

在跨时钟域设计中，最容易发生的就是发送时钟域的脉冲信号持续时间过短，这样就会产生下图的一个情况，有效脉冲刚好卡在一个bclk时钟的一个周期内，使得接收域接收不到脉冲信号。

还有一种情况就是持续的时间刚好卡在接收时钟域的建立时间和保持时间，如下图，第一个bclk上升沿的时候，不满足建立时间，而第二个bclk上升沿的时候，不满足保持时间。这样就会影响系统的运行。

所以一般设计时，我们需要保证上图的adat持续的时间足够使得bclk时钟域接收到有效脉冲。

一、开环设计

开环设计方法，一般只在对时钟控制信号有明确规定的时候用这样的设计方法。要求就是使adat信号脉冲持续时间为bclk的1.5倍以上，这样才能保证慢时钟域在采样信号的时候能够满足建立时间和保持时间，避免采样错误。

这种方法可以理解为延长adat的持续时间。
根据快时钟与慢时钟的快慢计算，假设aclk是bclk的三倍，那当aclk下接收到一个脉冲信号时，至少要将脉冲持续时间延长到4.5个aclk周期，这样才能保证bclk接收到信号。
设计代码：

reg flag0,flag1,flag2,flag3,flag4,flag5;
wire flag0a,flag12,flag34;
assign flag0a = flag_a | flag0;
assign flag12 = flag2 | flag1;
assign flag34 = flag3 | flag4;

always@(posedge aclk)   //脉冲延迟电路
begin
	flag0 <= flag_a;
	flag1 <= flag0a;
	flag2 <= flag1;
	flag3 <= flag12;
	flag4 <= flag3;
	flag5 <= flag34;
end
wire a_to_b;
assign a_to_b = flag5 | flag34;
//b时钟域接收a时钟域的信号
always@(posedge bclk)  
begin
	flag_b <= a_to_b;
end
endmodule

综合的电路如图

二、闭环设计

可以理解为一种反馈式设计，我们需要将adat的一次脉冲同步到b时钟域中，将同步到b时钟域的数据再用a时钟域的同步器反馈回a时钟域中，以此来判断adat脉冲是否传输成功。

若要实现一个跨时钟域检测a时钟域的脉冲信号
输入输出：

input aclk,	//a时钟
input bclk,	//b时钟
input adat，	//a时钟下的控制信号
output bout,	//b输出
output b_pules;	//检测信号，有上升沿脉冲则为1。

设计代码

reg adat1;
reg bq1_dat,bq2_dat,b_buf;
reg aq1_dat,aq2_dat;
//a时钟域中寄存adat脉冲信号寄存器
always@(posedge aclk)
	if(adat == 1'b1)
		adat1 <= 1'b1;
	else if(aq2_dat == 1'b1)
		adat1 <= 1'b0;
	else
		adat1 <= adat1;
//反馈回a时钟域的信号
always@(posedge aclk)
	{aq2_dat,aq1_dat} <= {aq1_dat,bq2_dat};
//b时钟域同步器
always@(posedge bclk)
begin
	{b_buf,bq2_dat,bq1_dat} <= {bq2_dat,bq1_dat,adat1};
end	
//输出bout
assign bout = bq2_dat;
//检测是否为上升沿脉冲,
assign b_pules = (~b_buf) & bq2_dat;