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  • 版图DRC验证

    千次阅读 2020-03-14 11:16:50
    Dracula DRC验证 DIVA 简单易用,过程完整较大规模的版图验证速度很慢 Dracula 运算速度很快,功能强大;能提取和验证较大电路 DRC流程如下图 具体步骤 复制验证文件 创建DRC文件夹 复制规则文件 dracula.drc到...

    Diva DRC验证

    1. 首先将diva的所有规则文件复制到设计库目录
    2. 点击verify-drc
    3. 设置switch names(all), rules files,rules library,machine(local)
    4. 使用verify-masker-explain点击高亮框显示错误提示。

    Dracula DRC验证

    • DIVA 简单易用,过程完整较大规模的版图验证速度很慢
    • Dracula 运算速度很快,功能强大;能提取和验证较大电路

    DRC流程如下图

    DRC流程图

    具体步骤

    1. 复制验证文件
      创建DRC文件夹
      复制规则文件 dracula.drc到工作目录
    2. 生成版图gds文件:File-Export-Stream;stream out窗口中的gds名称要与单元名称一致,路径也是drc的工作路径;其他的选项对应选择我们设计的单元,最后点击translate
    3. 修改规则文件:indisk后改为刚刚生成的gds文件(.gds),primary后改成gds文件中的单元名。保存退出。
    4. 预运行:在终端中输入PDRACULA,路径为工作目录drc;在PDRACULA中输入/g 验证文件名;完成后输入/f,生成jxrun.com;最后在终端中输入./jxrun.com执行可执行文件,Dracula工具就会按照设计规则文件制定的规则进行drc验证,如果显示THE END OF PROGRAM表示验证完成。

    PDRACULA是一个预处理器,负责检查规则文件中有无语法错误,编译规则文件并存储到jxtun.com文件中,该文件包含提供Dracula任务的命令,从库至运行目录建立符号连接,并将它放入jxrun.com文件中

    1. 显示和修改DRC错误:进入layout edit窗口,点击launch-Dracula Interactive命令;选择DRC菜单下面的setup窗口,在data path中填写验证路径,点击ok,会弹出一系列的窗口
    2. 显示和修改DRC错误:选择rules layer window窗口,鼠标选取某条错误打开;View
      drc error,点击explain弹出错误解释;点击fit current error放大错误并且高亮显示;修改之后点击fix按钮,高亮清除;点击next修改下一处,点击next rule对下一条错误修正;全部修改后再次生成gds文件,重复进行drc验证。

    总结 dracula drc验证步骤

    1. 复制验证文件
    2. 生成版图的gds文件
    3. 修改验证文件
    4. Dracula预运行
    5. 执行DRC验证
    6. 显示和修改DRC错误
    展开全文
  • 带你了解版图验证中的DRC如何实现
  • 为了更深入的让学员掌握物理验证技术知识和Calibre DRC/LVS物理验证工具,中科芯云微电子科技有限公司(青岛EDA中心)联合Mentor、青岛集成电路人才创新培养联盟、青岛微电子创新中心特举办“Calibre Fundamentals: ...

    物理验证是芯片签核signoff必须的流程,目前业界公认的物理验证工具为Mentor Graphics公司出品的Calibre。

    为了更深入的让学员掌握物理验证技术知识和Calibre DRC/LVS物理验证工具,

    中科芯云微电子科技有限公司(青岛EDA中心)联合Mentor、青岛集成电路人才创新培养联盟、青岛微电子创新中心将于2021.6.23~25日特举办“Calibre Fundamentals: Performing DRC/LVS培训”,

    由Mentor 资深工程师主讲,授课经验丰富。

    感兴趣的可以留言或者私信~

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  • Summer 09发布了定制化图形显示设计冲突的新功能,这个功能可以应用在在线/批处理方式的规则检测中。通过可定义的冲突覆盖完成规则验证,我们可以获得更大DRC显示的灵活性。
  • PCB学习笔记——DRC检查

    万次阅读 2019-03-23 22:41:13
    https://seujxh.wordpress.com/2018/05/08/drc检查/

    在PCB设计完成后,铺铜以后,要进行设计规则检查,

    DRC,即Design Rule Check设计规则检查

    当PCB Layout 完成后可以利用DRC检查遗漏和错误。

    执行菜单命令Tools-Design Rule Check可以打开DRC设置
    在这里插入图片描述
    注意:第一个Create Report File和第二个Create Violations应该勾选,这样DRC检查后在PCB板上就会显示出冲突错误,并会以一个报告的形式给出检查结果。

    第三个Sub-Net default是子网络详细描述,用于对网络连接关系进行检查并生成报告。

    Verify shorting copper用于对敷铜或非网络连接造成的短路进行检查。

    同时将Stop when ______ violations found的数量调整到50000以上,避免因为警告过多而中断了DRC。

    我们主要设置的是检查的内容

    在这里插入图片描述

    可以看到右侧有Online和Batch两列

    Online表示在PCB设计过程中会实时显示DRC检查结果,而Batch则只有当手工执行DRC检查后进行批量处理才会将存在问题的以报错显示出来。如果想暂时关闭在线drc检查,提高软件运行流畅度,可以在Preference-PCB editor-general中取消勾选Online drc

    对于电气Electrical设置,由于待更新敷铜容易造成软件计算量过大而卡顿,通常在PCB设计过程中可以不用勾选这一项,如上图。

    而其余的电气属性包括了短路、开路、间距的问题,显然都是需要严格控制的,因此我们都勾选。

    对于布线Routing选项卡,建议全部勾选。

    对于SMT选项卡和Testpoint保持默认即可,不需要另外调整

    而制造Manufacturing选项卡比较复杂,我们先到Design-Rules中的Manufacturing设置中查看对应规则:

    首先是Stub线头,在人工布线的过程中,常常会出现遗漏,导致出现部分线头,在信号传输过程中则会相当于一根天线,不断接受和发射电磁信号,尤其在高速信号中,容易给走线导入串扰。通常将天线的长度报错设置在1mil。
    在这里插入图片描述

    丝印与阻焊间距检查,由于阻焊会阻止绿油的覆盖,当丝印放置在阻焊的区域上时,会造成丝印缺失。

    在这里插入图片描述

    但丝印并不影响板子的正常使用,因此对于非强迫症患者,没必要勾选这些DRC检查选项,或者勾选上但在DRC检查中忽略这些警告即可。

    在这里插入图片描述

    对于元件放置Placement选项卡,一般全部取消勾选即可,如果对于板子高度有限制,可以在规则中将高度限定并打开高度限制检查。对于元件放置间距,一般利用3D模型图查看即可。如果实在需要设置元件排布规则,建议将Minimum Horizontal Clearance水平间距和Minimum Vertical Clearance垂直间距设置为2mil,以保证元件工艺误差不会对板子造成影响。

    全部设置完成后点击左下角的Run即可运行DRC检查了
    在这里插入图片描述

    如果PCB的文件名和路径名不含有中文,那么单击DRC结果报告中的报错会跳转到PCB的相应位置。

    如果不含有中文也无法跳转,请检查是否禁用了JS脚本(具体的我也没遇到过。)

    如果含有中文的话,也可以通过双击Message框中的报错,同样能跳转到PCB的具体位置

    参考文章:
    https://seujxh.wordpress.com/2018/05/08/drc检查/
    参考书籍:《Altium Designer 16 电路设计与仿真从入门到精通 》

    展开全文
  • DRC设计规则检查

    千次阅读 2020-12-04 09:32:48
    在I/O和时钟规划之后,需要验证设计以确保其满足设计需求。Vivado提供了两种验证途径:DRCs用来检查设计违反规则情况;SSN分析用来估计转换噪声等级。本文将介绍DRCs,本系列第16篇介绍了SSN分析。...Report DRC,或在F

    在I/O和时钟规划之后,需要验证设计以确保其满足设计需求。Vivado提供了两种验证途径:DRCs用来检查设计违反规则情况;SSN分析用来估计转换噪声等级。本文将介绍DRCs,本系列第16篇介绍了SSN分析。


    运行DRCs

    DRCs可以说是管脚规划中最严苛的一个步骤,DRCs会使用一套设计检查项(通常称作rule deck),来检查当前设计是否违反这套规则。本文将以运行DRCs检查I/O端口和时钟逻辑为例。

    打开某一阶段的设计,点击Tools->Report->Report DRC,或在Flow Navigator中直接点击Report DRC,弹出如下窗口:
    这里写图片描述
    Results name规定了显示DRC结果的窗口名称;Output file可以选中一个保存DRC结果的文件。Rule Decks中选择用于DRCs的rule deck,一个rule deck便是一套设计规则。可以同时选择多个rule deck,同一个规则也可以包含在多个rule deck中。

    根据运行DRCs所处设计阶段的不同(RTL设计、综合后设计、实现后设计),可以选择的Vivado提供的rule deck如下:

    • default:Xilinx推荐的默认规则检查;
    • opt_checks:与逻辑优化相关的规则检查;
    • placer_checks:与布局相关的规则检查;
    • router_checks:与布线相关的规则检查;
    • bitstream_checks:与bit流生成相关的规则检查;
    • timing_checks:与时序约束相关的规则检查;
    • incr_eco_checks:与增量ECO设计修改的有效性相关的规则检查;
    • eco_checks:完成一个修改网表的ECO之后,与连通性和布局相关的规则检查。

    选择了rule deck之后,可以根据需要修改在Rules中使用的设计规则。运行DRCs的Tcl示例如下:

    report_drc -ruledecks default -file C:/Data/DRC_rpt1.txt
    • 1

    如果不想使用Vivado提供的rule deck,可以创建一个用户自定义的rule deck并添加到Rule Decks窗口中。该操作需要使用Tcl代码来完成,示例如下:

    
    create_drc_ruledeck ruledeck_1
    add_drc_checks -ruledeck ruledeck_1 [get_drc_checks {SYNTH-10 SYNTH-9 SYNTH-8 SYNTH-7 SYNTH-6 SYNTH-5 SYNTH-4}]
    • 1
    • 2
    • 3

    交互式DRCs

    在I/O布局过程中,Vivado IDE会运行一个基本的检查以确保合理的引脚分配,但是只有在实现后设计中的检查才能确保最终引脚分配完全合法。管脚布局时,交互式的I/O布局例行检查会报告常见的错误,这项功能可以在Package窗口或Device窗口的设置中通过Auto check I/O Placement复选框选择是否开启:
    这里写图片描述
    交互式DRCs的检查规则如下:

    • 阻止将高速收发器GTs的管脚赋值给噪声敏感的管脚;
    • 避免I/O标准违反设计规则;
    • 确保I/O标准不会用于不支持它们的I/O Bank;
    • 确保Bank没有不兼容的Vcc端口赋值;
    • 确保需要Vref端口的Bank有可自由使用的Vref管脚;
    • 确保全局时钟和局部时钟有合适的赋值;
    • 确保差分I/O端口设置在合适的管脚上;
    • 确保输出管脚不会布局在仅支持输入的管脚上/

    Vivado默认开启交互式DRCs功能(交互式指的是用户每执行操作后都运行相关检查),Xilinx也推荐始终开启这个功能。


    查看DRC违规信息

    如果找到了违规信息,会打开DRC窗口,如下所示:
    这里写图片描述
    违规信息根据严重性分为4个等级,图标显示为不同的颜色:

    • Advisory:提供设计过程中的普通状态和反馈;
    • Warning:约束和设置可能没有按设计者意图那样实现,设计结果进行了一些优化;
    • Critical warning:某些用户输入和约束将不会应用或没有遵守最佳做法(必须解决此类问题,否则会在生成bit流过程中升级为error);
    • Error:表明使设计结果不可用和没有设计者干涉软件无法自动解决的问题,会终止设计流程。

    违规信息所包含的内容一般比较长,可以单击选中,在Violation Properties窗口中更方便地查看信息(如果属性窗口没有打开,选中信息右键菜单中打开):
    这里写图片描述
    Details信息中给出了具体描述和解决方案,供设计者参考是否要修改设计。有的信息会包含一些蓝色链接,单击可以在其它窗口中交叉探测到产生违规的对象。


    报告Methodology

    在Vivado 2016.1之后的版本中,将部分DRC检查组合为一个新功能Report Methodology中,该功能运行一些简化的规则检查来验证设计(比如逻辑映射),遵从UltraFast设计方法。打开某一阶段设计后,在Flow Navigator中点击此功能:
    这里写图片描述
    如果有设计违规会显示在Methodology窗口,信息查看方式与DRC相同。最好的做法是在Elaborated Design阶段就运行该功能,可以帮助设计者在早期发现设计问题,节约开发成本。

    展开全文
  • 在I/O和时钟规划之后,需要验证设计以确保其满足设计需求。Vivado提供了两种验证途径:DRCs用来检查设计违反规则情况;SSN分析用来估计转换噪声等级。本文将介绍DRCs,本系列第16篇介绍了SSN分析。 运行DRCs ...
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  • cadence DRC 错误类型

    2020-06-16 19:08:29
  • DRC中的问题

    2020-05-11 10:37:34
    1. poly和保护环的距离是0.6 图上的虚线为电阻和保护环的距离为0.26 图上的虚线为电阻和保护环的距离为0.43 图上的虚线为电阻和保护环的距离为0.43和在让两条紫线隔0.26
  • DRC错误解决办法

    千次阅读 2018-10-16 12:45:00
    错误原因:一个网络有两个网络标号,可能造成短路! 问题本质:原理图管脚型号的设定问题。... 器件的电源引脚标号和电路中电源的网络标号不一样, 存在两个名称。 ...(1)只要将名称改为一致就可以了。...
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    千次阅读 2017-05-31 16:29:34
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空空如也

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