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  • 音响二分频器电路图(二)分频器是音箱中的“大脑”,对音质的好坏至关重要。功放输出的音乐讯号必须经过分频器中的过滤波元件处理,让各单元特定频率的讯号通过。要科学、合理、严谨地设计好音箱之分频器,才能有效地...

    音响二分频器电路图(二)

    分频器是音箱中的“大脑”,对音质的好坏至关重要。功放输出的音乐讯号必须经过分频器中的过滤波元件处理,让各单元特定频率的讯号通过。要科学、合理、严谨地设计好音箱之分频器,才能有效地修饰喇叭单元的不同特性,优化组合,使得各单元扬长避短,淋漓尽致地发挥出各自应有的潜能,使各频段的频响变得平滑、声像相位准确,才能使高、中、低音播放出来的音乐层次分明、合拍、明朗、舒适、宽广、自然的音质效果。

    音箱分频器是一种组合式滤波器,可以将声音信号分成若干个频段。音响的二路分频器就是由一个高通滤波器和一个低通滤波器组成,而三路分频则又增加了一个带通滤波器。本文所介绍的是一款简单的音箱三路分频器电路图,输入端可接同一输出端。如图所示。

    72e96e11b313f3bb75098da90261459d.png

    音响二分频器电路图(三)

    如下图所示的是一款简单的分频器电路图。其中L1与C1组成的低通滤波器将200-54的分频点选在1.5kHz,这里将它的分频点适当提高,主要是单元特性好,更重要是音频的功率多半都集中在中低频,适当提高低频单元的截止频率,可以充分发挥单元特长,给出的声音将更加饱满有力度。如果分频点过低,不但丧失了单元优势,反而还会加重中频单元的负担,引起振幅过载、失真增大等弊病。

    虽然中频单元的有效频响宽达800Hz~10kHz,L2、L3与C2、C3组成的带通滤波器仅取其1.5~6kHz的一段频带,这也是它的黄金频段。L4、C4构成的高通滤波器将YDQG5-14的分频点定为6kHz,本单元的下限截止频率也取得较高,将更加轻松自如地在高频段发挥它的特长。由于合理的选择分频点,3个单元各自都工作在声效率最高的频带,故系统的综合灵敏度也要比各单元的平均特性灵敏度高出1~2dB.

    此分频器元件少,电路也很简单,对于分频电容器最起码的要求是高频特性好,耗损及容量误差小。目前的聚丙烯CBB无极性电容器的耗损角正切值仅为0.08%~0.1%,高频性能优异,体积小、无感、价廉,完全能胜任Hi-Fi系统分频电路的需要。本音箱选用耐压为63V的CBB21、CBB22电容器,9.4uF的用2只4.7uF的并联即可。

    c09ec4a1d55d4628945ea9ae152193f7.png

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  • 首先分析了应用于倍频电路的预置可逆分频器的工作原理,推导了触发器的驱动函数。并建立了基于simulink和FPGA的分频器模型,实验结果表明分频器可以实现预置模和可逆分频功能,满足倍频电路需要。
  • @TOC 多模分频器原理及... 主要有两种实现方案,如下所述: 本文用的参考文献及simulink仿真文件,点击下载1.1 双模分频器和计数器实现多模分频器图1 双模分频器与计数器实现多模分频器所示, a) 首先进...

    @TOC 多模分频器原理及simulink仿真分析


    一.多模分频器简介

    在射频电路中常常用到多模分频器,其中可编程分频器应用广泛,可以产生多种分频比。 主要有两种实现方案,如下所述: 本文用的参考文献及simulink仿真文件,点击下载

    1.1 双模分频器和计数器实现多模分频器

    2d4cfdce0e373f6cfbd89206b49dab4b.png

    图1 双模分频器与计数器实现多模分频器 如图所示,

    a) 首先进行初始化,两个计数器分别载入初值J 和K,设定N/N+1双模分频器的模数控制字Cw 为低电平0,控制双模分频器实现N+1分频,否则双模分频器实现N分频。计数器开始倒计数。

    b) 计数器采用减法计数方式,每个时钟上升沿到来,两个计数器自减一,因为吞咽计数器初值K小于脉冲计数器初值J,所以吞咽计数器首先减为0 值。

    c) 吞咽计数器到达0 值以后,控制模数控制信号Cw 跳变为1,N/N+1双模分频器开始进行N 分频,在此期间脉冲计数器一直进行减一计数,直到变为0 值。

    d) 在脉冲计数器减到0 值后,产生一个复位信号Rst,模数控制字Cw再次跳变为低电平0。这样便完成了一个周期的工作过程,重新置入初值。

    e) 重复上述步骤。

    综上所述:总的分频比为$$ DR=K(N+1)+(J-K)N=K+JN $$ 一帮情况下,N是定值,通过修改K和J的值实现不同的分频比。缺点 1.分频比最小值为1,即频率最小步进值为参考频率Fclk。在某些应用中,较低的参考时钟频率会限制系统性能。 2.针对与不同的系统要求,需要重新设计双模分频器以及计数器,而且多位的计数器硬件消耗较大。

    1.2 23分频单元实现多模分频器

    另外一种 采用2/3单元组合构成多模分频器。

    3830e1836980a80724291f0b98c28c93.png

    图二2/3单元构成的多模整数分频器 此处不做仔细讲解,总得分频比:

    2c21585bdc2bb3f393d6848015bd5562.png

    该结构的不足就是分频范围受限,最小分频值是$2^n$,最大分频比为$2^{n+1}-1$。

    缺点 1.最小分频比受限,有相关论文解决此问题。 2.随着2/3分频单元的增加,功耗增大。 优点 1.相比于双模分频器构成的多模分频器,其结构简单,容易扩展,每个分频单元的结构完全相同,方便后端设计。

    二. 多模分频器simulink建模仿真

    针对以上分析,分别仿真两种多模分频器实现方案。

    2.1 双模分频器与计数器构成的多模分频器原理及simulink建模仿真

    2d4cfdce0e373f6cfbd89206b49dab4b.png

    总的分频比为$$ DR=K(N+1)+(J-K)N=K+JN $$

    重写分频比公式和多模分频器结构图:以N=8,J=18,K为变量为例,通过改变K值改变分频比。根据框图可知多模分频器需要一个双模分频器,两个计数器,其中双模分频器实现是关键。计数器可以用matlab中现成的模块实现。双模分频器实现主要有以下两种方案:传统数字逻辑的双模预分频器,相位切换双模预分频器。下面分别介绍两种双模分频器分频原理及仿真分析过程。

    2.1.1 传统数字逻辑双模分频器

    传统双模预分频器分频比通常有4/5 8/9 16/17等等。要根据不同的系统单独设计这一点与2.2节介绍的基本分频单元很不同。 以4/5分频比为例介绍原理及仿真过程

    c04f5794be7e1ae2dbee119c45619d31.png

    4/5分频比的双模预分频1.MC=1时:Q2的输出一直为1,只剩下DFF0和DFF1两个触发器。构成四分频,占空比为50%。高低电平各占2个时钟周期。想不懂的可以先随意假设三个触发器的输出,多画几个时钟周期就可以看出四分频。

    2.MC=0时候,5分频。

    ...因为分频输出是

    $overline{Q_0}$,因此DFF0作为切入点。假设某个时钟上升沿到来之后,$Q_0$由高变低。则时钟上升沿到来之前必须满足$Q_0=1,Q_2=1$。从此刻上升沿开始根据逻辑状态画出$Q_0,$的波形。会发现$Q_0$为5分频,其中低电平2个时钟周期,高电平三个时钟周期。 缺点:三个D触发器工作在最高频率,动态功耗很大。

    2.1.2 双模分频器与计数器构成的多模分频器simulink建模仿真

    6082ca1f7951cd4bce8b9b73c446fb62.png

    相位切换双模预分频

    2.1.3 多模分频器simulink仿真

    本文用的参考文献及simulink仿真文件,点击下载

    本次仿真的多模分频器结构采用数字逻辑双模分频器,搭建simulink仿真电路。如下图所示

    7401241b3511b583676b6ac10a7801b4.png

    多模分频器simulink仿真 其中,subsystem是4/5分频比的双模分频器。左边的部分是吞咽计数器,右边的部分是脉冲计数器。A和M是计数值。 4/5分频比的双模分频器simulink电路图如下所示:

    76f9e17eeeb27a70a1d98a426a7b13df.png

    设置吞吐计数器计数值为4,脉冲计数器技术值为2.。仿真结果如图所示。 注意,simulink仿真电路图中用的计数器,设置的是向上计数,分频原理中常用向下计数讲解。这里没有关系。都是循环计数,计数结束输脉冲即可。

    52a27cc6d133c18f877c23ce4a02f49c.png

    多模分频器仿真结果

    本文用的参考文献及simulink仿真文件,点击下载

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  • 常用电路设计之分频器的设计

    千次阅读 2020-07-15 16:05:00
    分频器在实际数字电路设计中是最基础的,也是最重要的。常见的分频器主要有偶数倍分频器,奇数倍分频器,半整数倍分频器,任意小数倍分频器等。 1、偶数倍分频器 偶数倍分频器通过计数器可以很简单的实现。基本...

    引言

         分频器在实际数字电路设计中是最基础的,也是最重要的。常见的分频器主要有偶数倍分频器,奇数倍分频器,半整数倍分频器,任意小数倍分频器等。本文主要对最常用的偶数倍分频器和奇数倍分频器展开介绍。

    1、偶数倍分频器

          偶数倍分频器通过计数器可以很简单的实现。基本原理就是如果要进行N倍偶数分频,那么就可以利用待分频的时钟触发计数器,当计数器从0计数到N/2-1的时候,输出时钟翻转一次,并复位计数器,这样循环往复,就可以得到N倍偶数分频,如下图所示就是一个标准的4分频时序图。

    2、奇数倍分频器

          奇数倍分频器通过计数器也很容易实现。 对于占空比为非50%的奇数倍分频而言,如果要实现N倍奇数分频,那么就可以利用待分频时钟上升沿触发计数器进行模N计数,计数到到某个值进行时钟翻转,然后再经过(N-1)/2个计数值再进行翻转,如下图所示为一个标准的5倍占空比非50%分频器时序图。

           如果要实现占空比为50%的奇数倍分频,就需要用待分频时钟的下降沿去触发计数器,其他原理一样,然后将两个时钟相或即可,如下图所示为一个标准的5倍占空比50%分频器的时序图。

     3、Verilog代码分享

           顶层文件:

    module fre_div (
    	//system signals
    	input				clk				, 
    	input				rst_n				,
    	//
    	output		reg     fre_div_4			,	
    	output      reg     fre_div_5_1         ,
        output      reg     fre_div_5_2         ,
        output      fre_div_5_3         
    );
    reg 			[0:0]		count_4			;
    reg 			[2:0]		count_5_1		;
    reg 			[2:0]		count_5_2		;
    always @(posedge clk or negedge rst_n) begin
    	if (!rst_n) begin
    		// reset
    		count_4 <= 1'd0;
    	end
    	else begin
    		if (count_4 == 1'd1) 
    			count_4 <= 1'd0;
    		else 
    			count_4 <= count_4 + 1'b1;
    	end
    end
    always @(posedge clk or negedge rst_n) begin
    	if (!rst_n) begin
    		// reset
    		fre_div_4 <= 1'b0;
    	end
    	else if(count_4 == 1'd1) 
    			fre_div_4 <= ~fre_div_4;
    		 else
    		 	fre_div_4 <= fre_div_4;
    end
    
    always @ (posedge clk or negedge rst_n) begin
    	if(!rst_n)
    		count_5_1 <= 3'd0;
    	else begin
    		if (count_5_1 == 3'd4) 
    			count_5_1 <= 3'd0;
    		else 
    			count_5_1 <= count_5_1 + 1'b1;
    	end    
    end
    always @ (posedge clk or negedge rst_n) begin
    	if(!rst_n)
    		fre_div_5_1 <= 1'b0;
    	else begin
    		if (count_5_1 == 3'd1) 
    			fre_div_5_1 <= ~fre_div_5_1;
    		else if (count_5_1 == 3'd3) 
    		    	fre_div_5_1 <= ~fre_div_5_1;
    			else 
    		   		fre_div_5_1 <= fre_div_5_1;
    	end	
    end
    always @ (negedge clk or negedge rst_n) begin
    	if(!rst_n)
    		count_5_2 <= 3'd0;
    	else begin
    		if (count_5_2 == 3'd4) 
    			count_5_2 <= 3'd0;
    		else 
    			count_5_2 <= count_5_2 + 1'b1;
    	end    
    end
    always @ (negedge clk or negedge rst_n) begin
    	if(!rst_n)
    		fre_div_5_2 <= 1'b0;
    	else begin
    		if (count_5_2 == 3'd1) 
    			fre_div_5_2 <= ~fre_div_5_2;
    		else if (count_5_2 == 3'd3) 
    		    	fre_div_5_2 <= ~fre_div_5_2;
    			else 
    		   		fre_div_5_2 <= fre_div_5_2;
    	end	 
    end
    assign fre_div_5_3 = fre_div_5_1|fre_div_5_2;
    endmodule
    

               测试文件:

    `timescale 1ns/1ps
    module tb ();
     
    reg clk;
    reg rst_n;
    wire fre_div_4;
    wire fre_div_5_1;
    wire fre_div_5_2;
    wire fre_div_5_3;
    initial
    begin
    	clk = 1'b1;
    	rst_n = 1'b1;
    	#5 rst_n = 1'b0;
    	#5 rst_n = 1'b1;
    end
    always #5 clk = ~clk;
    fre_div demo(
    	//system signals
    	.clk(clk), 
    	.rst_n(rst_n),
    	.fre_div_4(fre_div_4),
    	.fre_div_5_1(fre_div_5_1),
    	.fre_div_5_2(fre_div_5_2),
    	.fre_div_5_3(fre_div_5_3)
    );
    endmodule
    

              完整仿真结果:

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  • 基于FPGA的小数分频器的设计与实现.doc基于FPGA的小数分频器的设计与实现【摘要】本文首先分析了现有小数分频器的优缺点,在此基础上提出了一种改进型小数分频器的设计方法。同时结合VHDL文本输入和原理图输入方式,...

    基于FPGA的小数分频器的设计与实现.doc

    基于FPGA的小数分频器的设计与实现

    【摘要】本文首先分析了现有小数分频器的优缺点,在此基础上提出了一种改进型小数分频器的设计方法。同时结合VHDL文本输入和原理图输入方式,在FPGA开发平台上进行了电路设计,最后利用EDA设计软件QuartusII对其可行性进行了仿真验证。仿真结果表明:通过对参数的设置,该方案可实现等占空比的任意小数分频。

    【关键词】FPGA;仿真;VHDL

    引言

    分频器是控制类电路中常用的模块之一。在实际应用中,设计人员常常需要将一个基准频率通过加、减、乘、除简单的四则运算进行频率合成,以满足不同的电路需求。常见的偶数分频、奇数分频等成整数关系的频率合成实现相对比较容易。但在某些的情况下,这种成整数关系的分频技术无法解决频率调整间隔过大的缺点,在此情况下本文提出了一种基于FPGA的小数分频的设计方法。

    一般情况下,小数分频器包括半整数分频器和非半整数分频器。对于半整数分频器我们在《基于FPGA 的通用数控分频器的设计与实现》[1]中有过详细介绍。本文主要介绍非半整数分频器的设计和实现,并在FPGA开发平台上,结合VHDL文本输入和原理图输入方式进行了电路设计,同时利用EDA开发软件QuartusII对其可行性进行仿真验证。仿真结果表明:该方法实现的小数分频,具有精度高、转化速度快、资源消耗低,可编程等优点,同时克服了小数分频中等占空比不易实现的问题。

    1.几种常见小数分频器

    假设分频系数为K,输入频率为fin,输出频率为fout,则有:

    (1)

    其中:K>1

    当分频系数为小数时,则K可以表示为:

    (2)

    或:

    (3)

    其中,M、N、N1、N2均为正整数,且。

    1.1 用BCD比例乘法器4527实现

    对于公式(2),可以利用十进制BCD比例乘法器的加法级联来实现[4]。如图1所示,为两个4527 BCD比例乘法器的级联。CLOCK端输入基准频率信号fin。A、B、C、D四个端口是置数端,用以控制比例乘法器输出脉冲序列的个数。假设高位4527 BCD(1)中置数值为N1,低位4527 BCD(2)中置数值为N2,在10个CLOCK脉冲中4527 BCD(1)输出N1个脉冲,同时,由INHOUT禁止4527 BCD(2)对CLOCK进行比例分配,直接将N1个脉冲由4527 BCD(2)输出。当CLOCK脉冲计数达到10个时, INHOUT发出允许信号,只允许一个CLOCK脉冲进入BCD(2)。如此,在100个CLOCK脉冲中,输出端总共会有(10 N1+ N2)个输出脉冲。则输出频率为:

    (4)

    由此,当有P个4527 BCD级联时,设预置数分别为N1,N2,…Np,

    则输出频率为:

    (5)

    如图1所示。

    此种方式的最大优点就是简单易实现,而且在理论上可以实现任意位数的小数分频。

    图2 双模前置小数分频器电路结构

    1.2 双模前置小数分频器

    由公式(3),对于分频系数为K()的小数分频器,可利用两个分频系数分别为M和M+1的整数分频器均匀交错进行N1+N2次分频实现。这就是所谓的双模前置即在一个分频周期内,利用M分频器和M+1分频器进行均匀交错分频,使得其在一个分频周期内得到一个平均意义上的小数分频。电路结构如图2,由两个整数分频器、选择电路和控制电路三部分组成。

    两个整数分频器可以分别由模M和M+1的计数器实现。选择电路的功能是依据控制逻辑a来交错选择是进行M分频还是M+1分频。

    两种分频器进行交错的规律是:在N1+N2次分频中,进行N1次M分频,进行N2次M+1分频。将控制逻辑a按照N2累加,当a

    表1 双模前置小数分频器交错分频规律

    分频次数 累加值 分频系数

    1 3 5

    2 6 6

    3 4 5

    4 7 6

    5 5 6

    由于需要不断地在M和M+1两种分频器之间进行切换,所以此种方式最大的缺点是存在延时和竞争冒险。

    2.一种改进型等占空比小数分频的设计

    2.1 改进 型小数分频器的理论分析

    在公式(3)的基础上,则有:

    (5)

    其中:且r、S为整数。在理论上当S、r取不同的整数值时,可实现任意小数分频。

    图3 改进型小数分频器电路结构

    在此意义上,相当于对时钟信号进行两级分频便可得到需要的小数分频。第一级分频,为分频系数为S的整数分频;第二级分频,是对第一级分频得到的结果再次进

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  • 在最后的情况下,轮到环计数器的时钟脉冲,我们有著名的CD4060(IC1),该IC除了有14个系列(正式名称为级联)的实际振荡器之外,也可切换两个分频器(类似于IC4A)。 振荡器频率由R7确定,C3将近450赫兹(精确值并...
  • 提高压控振荡(VCO)的频率稳定度和噪声抑制能力,是基于反馈控制原理与GPS驯服校技术标产生电路获得高稳定度、高准确率的标准频率信号的关键。综合差对型VCO,LC型VCO的优点,研究压控振荡的噪声与频率调节...
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  • 我们还将电池通过分频器连接到模拟引脚,因此您可以测量和监控电池电压,以检测何时需要充电。 这里有一些方便的规格! 尺寸为2.0“x 0.9”x 0.28“(51mm x 23mm x 8mm),无焊头 轻如羽毛 - 4.8克 ATmega328p @ 8...

空空如也

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分频器电路原理图