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  • 画出实验电路图,测绘CP、Q1、Q2的波形,标出幅值和周期,理解二分频、四分频的概念。 思考题 如何将JK触发器转换成T触发器和D 触发器? 实验五 N进制计数器的设计 * 一、实验目的 熟悉并验证触发器的逻辑功能及相互...

    JK触发器地应用设计

    实验四JK触发器的应用设计 2、设计二分频、四分频电路:将第二个JK触发器的J、K端连接在一起接到第一个触发器的Q,输入1KHZ方波。画出实验电路图,测绘CP、Q1、Q2的波形,标出幅值和周期,理解二分频、四分频的概念。 思考题 如何将JK触发器转换成T触发器和D 触发器? 实验五 N进制计数器的设计 * 一、实验目的 熟悉并验证触发器的逻辑功能及相互转换的方法 掌握集成JK触发器逻辑功能的测试方法 学习用JK触发器构成简单时序逻辑电路的方法 进一步熟悉用双踪示波器测量多个波形的方法 二、实验元器件: 双JK触发器:4027 1片(引脚图见实验教材P104) 输 入 输出(次态) 现态 SD RD CP J K Qn Qn+1 Qn+1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 0 0 1 1 1 1 1 × × × × × × × × × × × × × × × × 1 CC4027功能表 三、实验内容: 1、 按JK触发器逻辑功能表验证JK 触发器的逻辑功能 JK触发器特性方程和功能表 JK触发器 功 能 表 特性方程 类 型 Qn+1=JQn+KQn J K Qn+1 1 1 0 0 0 1 1 0 1 Qn 0 Qn CP Q1 Q1 Q2 波形 电路图 JK1 JK2 +5V(“1”) CP 0 0 0 0 J1 Q1 J2 K1 K2 Q1 Q2 Q2 RD SD RD SD Q1 Q2 四、注意事项: 1、VDD接电源正极,VSS接电源负极(通常接地),电源绝对不允许接反。实验一般要求为+5V电源。 2、所有输入端一律不准悬空。 3、不使用的输入端应按逻辑要求直接接VDD或VSS,在工作速度不高的电路中,允许输入端并联使用。 4、输出端不允许直接与VDD或VSS连接,不允许两个器件输出端连接使用。 5、示波器观察多个波形时,注意选用频率最低的电压作触发电压。 *

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  • 今天实验室的师兄在讨论分频的问题,出于好奇和求知欲凑近听了一下,随后自己静下心来分析一番。在开始讨论分频之前,解释一下分频和倍频之间的区别。先说说倍频,顾名思义倍频就是频率翻倍,举个例子3倍频和3分频,...

    今天实验室的师兄在讨论分频的问题,出于好奇和求知欲凑近听了一下,随后自己静下心来分析一番。在开始讨论分频之前,解释一下分频和倍频之间的区别。先说说倍频,顾名思义倍频就是频率翻倍,举个例子3倍频和3分频,原时钟1clk,3倍频后,在相同的时间内出现3个clk。随后,我们来谈一谈分频,显然它与倍频是不同的概念,原本在1个clk内完成的动作,现在3分频之后,完成同样的动作需要3个clk占空比= 高电平时间/整个周期的时间

    现在进入正题,已3、5、7分频为例,实则为同一原理。
    占空比为50%的3分频:如果将每一个clk拆分为高、低两部份的话,记为A,那么3个clk就有6个A。显然,占空比为50%,需要3个A将3作为分母,【n分频就把n作为分母】那么现在我们还需要知道分子是多少,为什么要提出这种分子与分母的结构呢,稍后你就会恍然大悟。针对于50%采用必然是,一个上升沿采样,另一个则为下降沿采样。为此,3/2 = 1.5个A,其中2表示高低电平,取整结果为1个A。所谓三分频变为1+2的形式,简单解释一下1+2的含义,1个clk的高电平,2个clk的低电平。关于下降沿采样的信号同样采用1+2的形式。上升沿采样和下降沿采样进行or操作,结果如下所示:
    在这里插入图片描述

    同理可知:5分频50%的占空比,5个clk包含5*2 = 10个A,分母 = 5,分子 = [5/2] = 2 。上升沿采样采用2 + 3,下降沿采用 2+ 3,两者错开半个clk,最后进行or操作。

    同理可知:7分频50%的占空比,7个clk包含7*2 = 14个A,分母 = 7 ,分子 = [7/2] = 3 。上升沿采样采用3 + 4 ,下降沿采用 3 + 4,两者错开半个clk,最后进行or操作。

    总结:n分频50%占空比,分母 = n ,分子 = [n/2] ,上升沿采样采用[n/2] +( n - [n/2] ),下降沿采用 [n/2] +( n - [n/2]),最后进行OR操作

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  • 1、分频器的概念及应用分频器是指使输出信号频率为输入信号频率整数分之一的电子电路。在许多电子设备中如电子钟、频率合成器等,需要各种不同频率的信号协同工作,常用的方法是以稳定度高的晶体振荡器为主振源,...

    1、分频器的概念及应用

    分频器是指使输出信号频率为输入信号频率整数分之一的电子电路。在许多电子设备中如电子钟、频率合成器等,需要各种不同频率的信号协同工作,常用的方法是以稳定度高的晶体振荡器为主振源,通过变换得到所需要的各种频率成分,分频器是一种主要变换手段。

    早期的分频器多为正弦分频器,随着数字集成电路的发展,数字分频器逐渐取代了正弦分频器。

    2、数字分频器类型

    数字分频器类型主要包括了2的整数次幂的分频器、偶数分频、占空比为1:15的分频电路和奇数分频电路等。

    3、分频器的rtl和testbench

    在硬件电路设计中时钟信号是最重要的信号之一,经常需要对较高频率的时钟进行分频操作,得到较低频率的时钟信号,这里以50Mhz为主振源,分别进行2的整数次幂的分频器、偶数分频、占空比为1:15的分频电路和奇数分频电路。

    3.1 2的整数次幂的分频器

    2的整数次幂的分频器是指对时钟信号clk进行2分频、4分频、8分频和16分频等,这是最简单的分频电路,只需要一个计数器就可以,这里采用4位计数器。

    3.1.1 rtl代码

    //div2_4_8_16

    module div2_4_8_16(

    input           rst_n,

    input           clk,

    output          div2,

    output          div4,

    output          div8,

    output          div16

    );

    reg [3:0] cnt;

     always@(posedge clk or negedge rst_n)

    begin

           if(!rst_n)

                  cnt<=4'd0;

           else

                  cnt<=cnt+1'b1;

    end

     assign div2    =cnt[0];

    assign div4    =cnt[1];

    assign div8    =cnt[2];

    assign div16   =cnt[3];

     endmodule

    3.1.2 testbench

    //tb_div

    `timescale 1ns/1ns

    module tb_div();

    reg clk;

    reg rst_n;

    wire div2;

    wire div4;

    wire div8;

    wire div16;

     //parameter define

    parameter PERIOD=20;

     //clock define

    always #(PERIOD/2) clk=~clk;

     //初始化

    initial

    begin

           clk=1'b1;

           rst_n=1'b0;

           #(20*PERIOD)

           rst_n=1'b1;

           #(1000*PERIOD)

           $finish;

    end

     //例化

    div2_4_8_16 u0(

    .clk(clk),

    .rst_n(rst_n),

    .div2(div2),

    .div4(div4),

    .div8(div8),

    .div16(div16)

    );

    endmodule

    3.1.3 波形分析

    919a8d22a5f5e1ec7685272105016aa1.png

    图3.1 2的整数次幂的分频器波形图

    3.2 偶数分频电路

    这里以50Mhz为主振源,采用6分频。

    3.2.1 rtl代码

    //div6

    module div6(

    input           rst_n,

    input           clk,

    output  reg    div6

    );

     reg [1:0] cnt;

     always@(posedge clk or negedge rst_n)

    begin

           if(!rst_n)

                  cnt<=2'd0;

           elseif(cnt==2'd2)

                  cnt<=2'd0;

           else

                   cnt<=cnt+1'b1;

    end

     always@(posedge clk or negedge rst_n)

    begin

           if(!rst_n)

                  div6<=1'b0;

           elseif(cnt==2'd2)

                  div6<=~div6;

           else

                  div6<=div6;

    end

    endmodule

    3.2.2 testbench

    //tb_div

    `timescale 1ns/1ns

    module tb_div6();

    reg clk;

    reg rst_n;

    wire div6;

     //parameter define

    parameter PERIOD=20;

     //clock define

    always #(PERIOD/2) clk=~clk;

     //初始化

    initial

    begin

           clk=1'b1;

           rst_n=1'b0;

           #(20*PERIOD)

           rst_n=1'b1;

           #(1000*PERIOD)

           $finish;

    end

     //例化

    div6 u1(

    .clk(clk),

    .rst_n(rst_n),

    .div6(div6)

    );

    endmodule

    3.2.3 波形分析

    2ed935fde316bbecf9df4961881faed0.png

    图3.2 6分频波形图

    3.3 占空比为1:15的分频电路

    这里以50Mhz为主振源,占空比为1:15。

    3.3.1 rtl代码

    //div6

    module div6(

    input           rst_n,

    input           clk,

    output reg      div115

    );

     reg [3:0] cnt;

     always@(posedge clk or negedge rst_n)

    begin

           if(!rst_n)

                  cnt<=4'd0;

           elseif(cnt==4'd15)

                  cnt<=4'd0;

           else

                    cnt<=cnt+1'b1;

    end

    always@(posedge clk or negedge rst_n)

    begin

           if(!rst_n)

                  div115<=1'b0;

           elseif(cnt==4'd14)

                  div115<=1'b1;

           elseif(cnt==4'd15)

                  div115<=1'b0;

           else

                  div115<=div115;

    end

    endmodule

    3.3.2 testbench

    //tb_div

    `timescale 1ns/1ns

    module tb_div1_15();

    reg clk;

    reg rst_n;

    wire div115;

     //parameter define

    parameter PERIOD=20;

     //clock define

    always #(PERIOD/2) clk=~clk;

    //初始化

    initial

    begin

           clk=1'b1;

           rst_n=1'b0;

           #(20*PERIOD)

           rst_n=1'b1;

           #(1000*PERIOD)

           $finish;

    end

     //例化

    div6 u1(

    .clk(clk),

    .rst_n(rst_n),

    .div115(div115)

    );

     Endmodule

    3.3.3 波形分析

    adac244a59a21c541bf674f522ece5c1.png

    图3.3 占空比为1:15的分频器电路波形图

    3.4 奇数分频电路

    这里以50Mhz为主振源,采用5分频。
    3.4.1 rtl代码

    //div6

    module div5(

    input           rst_n,

    input           clk,

    output          div5

    );

    reg [2:0] cnt1;

    reg [2:0] cnt2;

    reg div1;

    reg div2;

    always@(posedge clk or negedge rst_n)

    begin

           if(!rst_n)

                  cnt1<=3'd0;

           elseif(cnt1==3'd4)

                  cnt1<=3'd0;

           else

                    cnt1<=cnt1+1'b1;

    end

     always@(posedge clk or negedge rst_n)

    begin

           if(!rst_n)

                  div1<=1'b0;

           elseif(cnt1==3'd0 || cnt1==3'd1)

                  div1<=1'b1;

           else

                    div1<=1'b0;

    end

    always@(negedge clk or negedge rst_n)

    begin

           if(!rst_n)

                  cnt2<=3'd0;

           elseif(cnt2==3'd4)

                  cnt2<=3'd0;

           else

                    cnt2<=cnt2+1'b1;

    end

    always@(negedge clk or negedge rst_n)

    begin

           if(!rst_n)

                  div2<=1'b0;

           elseif(cnt2==3'd0 || cnt2==3'd1)

                  div2<=1'b1;

           else

                  div2<=1'b0;

    end

    assign div5=div1 | div2;

    endmodule

    3.4.2 testbench

    //tb_div

    `timescale 1ns/1ns

    module tb_div5();

    reg clk;

    reg rst_n;

    wire div5;

    //parameter define

    parameter PERIOD=20;

     //clock define

    always #(PERIOD/2) clk=~clk;

     //初始化

    initial

    begin

           clk=1'b1;

           rst_n=1'b0;

           #(20*PERIOD)

           rst_n=1'b1;

           #(1000*PERIOD)

           $finish;

    end

     //例化

    div5 u1(

    .clk(clk),

    .rst_n(rst_n),

    .div5(div5)

    );

    endmodule

    3.4.3 波形分析

    b73fd6ce578306c1175bab455169bf46.png

    图3.4 5分频波形图

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  • (一)分频器相关原理1.DDS原理任意分频原理起源于DDS(Direct Digital Synthesizer,直接频率合成法)原理,DDS是重要频率合成方法,在波形发生器中占有举足轻重地位。DDS是一种从相位概念出发,直接合成所需要...
    (一)分频器相关原理1.DDS原理任意分频原理起源于DDS(Direct Digital Synthesizer,直接频率合成法)的原理,DDS是重要的频率合成方法,在波形发生器中占有举足轻重的地位。DDS是一种从相位概念出发,直接合成所需要的波形的频率合成技术,其实质是以基准频率源(系统时钟)对相位进行等间隔采样。对于正余弦类型的频率合成,DDS基本上等效于NCO加上DA实现。DDS由相位累加器和波形存储器、数模转换器(DAC)以及模拟低通滤波器(LPF)三部分组成,实现原理与NCO完全一致,只是存储的ROM由NCO替代为需要发生的波形文件,并通过数模转换器转换为模拟信号,最后由具有内插作用的LPF将其平滑转化为连续的正弦波形以输出。一个典型的DDS硬件结构如1‑75所示b50b09849c6241f4e6dd0ca45f6a4af4.png175 典型的DDS硬件结构2.任意分频发生器的实现直接频率合成法通过相位累加原理,实现了通过步长可配置的任意波形输出。根据这个原理,通过对相位累加的地址进行处理,可以直接计算得到相应的频率。这一原理应用于Verilog HDL中,理论上也能实现任意频率的分频电路。设计实现的框图如1‑76所示。93ba45774cfd8eae495db94cc59e11f9.png176 相位累加原理的实现框图假定FPGA基准时钟为100MHz,即基准时钟为:fc=100x106Hz同时规定计数器的位数N2=32K为频率控制字,则相位累加后输出的最大频率与最小频率分别为:      d38261797a6815852abdf8399453bbdd.png       21(.)变换公式,可以计算得到固定基准频率下每增/减1 Hz的频率控制字K的大小,如下所示:      ea1b9b39b6b45211ef5664c0d3a7b755.png       22(.)由此公式可知,每增、减1 Hz,K的步进为42.949 672 96另外,与前面的分析一致,最大的频率、最小频率(频率分辨率)分别为:      90d5be161b46a2c40850c9cd28105bd6.png       23(.)根据以上公式可以得到固定基准时钟下的任意频率发生器,其精度为0.0232831Hz。不过相位累加器得到的只是cnt累加的结果,为了得到频率,还需要对相位累加值cnt进行一定的处理,即采用类似于AD9850内DDS核的比较器,来实现方波à频率的转换。3.实验验证假定FPGA基准时钟为100MHz,即基准时钟为:fc=100x106Hz当使用UART时,波特率BPS=115200 bps(一)直接分频法一个位的周期 = 1 / bps= 1/ 115200= 0.000086805555555555555555555555555556传输一位数据占用 0.000086805555555555555555555555555556s 时间。如果是一帧 11 位的数据,就需要0.000086805555555555556 x 11 = 0.00095486111111111111111111那么一秒钟内可以传输1 / 0.00095486111111111111111111 = 1047.27272727272727272727394591741047.2727272727272727272 个帧数据。如果用 100Mhz 的时钟频率去量化的话:( 1/115200 ) / (1/100E+6) = 8.68E-6 / 20E-9= 868.05555555555555555555555555556868计数上限为整数,将此值反馈代入输出频率计算式,如下:      5d959eee1ba8bc85c4a5fb1c04bbfb95.png       24(.)现在要将基准时钟进行751分频(特殊才具有说明意义),产生的频率为:      8ee90650b79a030b7a5f1f1d732aae16.png       25(.)由该公式可知,结果与预期的数据相差了近 10 Hz。不管这是否在波特率的允许误差范围内,用FPGA分频得到误差如此之大的频率误差简直让人无法接受。(二)任意分频发生器实现“任意频率发生器”方法:首先计算频率控制字,如下所示:      8f0509388d7a539ada2d4b7c16aa2d75.png       26(.)由于在FPGA中不能进行浮点运算,所以K取整数6597070。将此值反馈代入输出频率计算式,如下图所示:      4b28767cdd3f580817eed3abb660e24a.png       27(.)最终输出的频率所产生的误差为:      6a46bbef05e19ce929aebfd8ff2426f6.png       28(.)由公式课件,尽管取K为整数,但最终产生的频率误差也在小数点后10位,这已经是一个非常理想的结果了。而UART转串口芯片一般允许一定的误差,如CH340 TXD的允许波特率误差小于0.3%,RXD的允许波特率误差不小于2%。因此,在可允许的范围内还有很大的余量。按照上述分析进行分频器的设计:(1)新建precise_divider的模块,其模块框图如1‑77所示,端口定义如1‑32所示。76793295fee4e1c7c9e94893ceee5d63.png177 任意分频模块框图132 任意分频模块端口列表
    端口名位宽输入/输出说明
    clk1Input全局时钟信号
    rst_n1Input全局复位信号
    divide_clk1Output分频时钟信号
    divide_clken1Output使能时钟信号
    (2)相位计数器-32位K步计数器,如下所示:代码16 32位K步计数器
    1.//------------------------------------------------------  2.//RTL1: Precise fractional frequency for uart bps clock   3.reg [31:0]  cnt;  4.always@(posedge clk or negedge rst_n)  5.begin  6.    if(!rst_n)  7.        cnt <= 0;  8.    else  9.        cnt <= cnt + DEVIDE_CNT;       10.end  
    如上所示,在全局时钟驱使下,进行K步计数,cnt可以理解为0~232-1的地址。类似于AD9850,可以通过计数器来实现跳跃寻址。其中DEVICE_CNT是一个在接口中经过宏定义的16倍波特率(9600x16)的分频参数,方便文件在例化时可以直接修改分频参数。(3)合成频率:方波的生成在上一步完成0~232-1寻址后,需要对地址进行比较、划分,得到一个方波信号。这类似于AD9850内部的比较器,通过输出的正弦波于门限电压做比较,得到一定频率下的方波。这里设计的Verilog HDL代码如下:代码17 方波的生成
    1.//------------------------------------------------------  2.//RTL2: Equal division of the Frequency division clock  3.reg cnt_equal;  4.always@(posedge clk or negedge rst_n)  5.begin  6.    if(!rst_n)  7.        cnt_equal <= 0;  8.    else if(cnt 9.        cnt_equal <= 0;  10.    else  11.        cnt_equal <= 1;  12.end  
    32’h7FFF_FFFF为232-1的中点,因此它可以作为“门限电压”,来实现合成频率后的方波输出。(4)分频时钟使能信号的生成。在FPGA中,除了全局时钟外,不允许用其他门控时钟来驱动电路,不然不易于综合电路,而且也无法保证电路的稳定性。因此,为了便于后续模块的调用,需要生成使能时钟信号。这里采用 “边沿检测技术”。代码如下:代码18 分频时钟使能信号的生成
    1.//------------------------------------------------------  2.//RTL3: Generate enable clock for clock  3.reg cnt_equal_r;  4.always@(posedge clk or negedge rst_n)  5.begin  6.    if(!rst_n)  7.        cnt_equal_r <= 0;  8.    else  9.        cnt_equal_r <= cnt_equal;  10.end  11.assign  divide_clken = (~cnt_equal_r & cnt_equal) ? 1'b1 : 1'b0;   12.assign  divide_clk = cnt_equal_r;  
    这个分频器在后续使用中会慢慢验证,在此不会进验证(其实本人已经验证过了),有兴趣的可以自己编写程序进行验证。
    完整的代码及调用方式如下代码19 完整的任意分频器设计代码
    1.//****************************************************************************//  2.//# @Author: 碎碎思  3.//# @Date:   2017-04-22 16:50:30  4.//# @Last Modified by:   zlk  5.//# @WeChat Official Account: OpenFPGA  6.//# @Last Modified time: 2017-04-22 09:19:50  7.//# Description:   8.//# @Modification History: 2017-04-22 09:19:50  9.//# Date                By             Version             Change Description:   10.//# ========================================================================= #  11.//# 2017-04-22 09:19:50  12.//# ========================================================================= #  13.//# |                                                                       | #  14.//# |                                OpenFPGA                               | #  15.//****************************************************************************//  16.`timescale 1ns/1ns  17.module  precise_divider  18.#(  19.    //DEVIDE_CNT = 42.94967296 * fo  20.//  parameter       DEVIDE_CNT = 32'd175921860  //256000bps * 16  21.//  parameter       DEVIDE_CNT = 32'd87960930   //128000bps * 16  22.//  parameter       DEVIDE_CNT = 32'd79164837   //115200bps * 16  23.    parameter       DEVIDE_CNT = 32'd6597070    //9600bps * 16  24.)  25.(  26.    //global clock  27.    input           clk,  28.    input           rst_n,  29.      30.    //user interface  31.    output          divide_clk,  32.    output          divide_clken  33.);  34.  35.//------------------------------------------------------  36.//RTL1: Precise fractional frequency for uart bps clock   37.reg [31:0]  cnt;  38.always@(posedge clk or negedge rst_n)  39.begin  40.    if(!rst_n)  41.        cnt <= 0;  42.    else  43.        cnt <= cnt + DEVIDE_CNT;       44.end  45.  46.//------------------------------------------------------  47.//RTL2: Equal division of the Frequency division clock  48.reg cnt_equal;  49.always@(posedge clk or negedge rst_n)  50.begin  51.    if(!rst_n)  52.        cnt_equal <= 0;  53.    else if(cnt 54.        cnt_equal <= 0;  55.    else  56.        cnt_equal <= 1;  57.end  58.  59.//------------------------------------------------------  60.//RTL3: Generate enable clock for clock  61.reg cnt_equal_r;  62.always@(posedge clk or negedge rst_n)  63.begin  64.    if(!rst_n)  65.        cnt_equal_r <= 0;  66.    else  67.        cnt_equal_r <= cnt_equal;  68.end  69.assign  divide_clken = (~cnt_equal_r & cnt_equal) ? 1'b1 : 1'b0;   70.assign  divide_clk = cnt_equal_r;  71.  72.  73.endmodule  
    代码110 调用完整的任意分频器设计代码示例
    1.wire    divide_clken;  2.precise_divider   3.#(  4.    //DEVIDE_CNT = 42.94967296 * fo  5.      6.//  .DEVIDE_CNT (32'd175921860) //256000bps * 16      7.//  .DEVIDE_CNT (32'd87960930)  //128000bps * 16  8.//  .DEVIDE_CNT (32'd79164837)  //115200bps * 16  9.    .DEVIDE_CNT (32'd6597070)   //9600bps * 16  10.)  11.u_precise_divider  12.(  13.    //global  14.    .clk                (clk_ref),      //100MHz clock  15.    .rst_n              (sys_rst_n),    //global reset  16.      17.    //user interface  18.    .divide_clk         (divide_clk),  19.    .divide_clken       (divide_clken)  20.);  

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