vivado不同于ISE的设计模式，vivado提供了以IP为中心的设计流程，可以帮助设计者快速的将自己的设计和算法转换成可重用的IP。

IP设计流程：



一、创建用于创建IP的工程

按照这个链接创建即可，下一步对这个工程封装成一个IP核，然后其他的工程调用这个自定义的ip核

https://blog.csdn.net/kenjianqi1647/article/details/84821462

二、设置定制IP的库名和库目录

创建好IP工程之后

1、设置库名和库目录



2、封装定制IP的实现

（1）Tools- Create and IP Package...



 







（2）IP参数配置

按照自己的需求填写



（3）选择Compatibility,确认该IP核所支持的FPGA类型



（4）File Groups,可以根据自己的需求添加一些额外的文件，如平台测试文件。



（5）Customization Parameters,根据自己的需求定义参数



（6）最后点击Package IP按钮，完成ip封装



最后关闭当前工程

三、创建用于调用IP的工程

1、创建新工程

    按照普通方式创建即可

2、设置包含调用IP的路径



 3、创建基于IP的系统

（1）Create Block Design



 （2）添加自己设计的ip核



（3）连线



 

 （4）点击Create HDL Wrapper...





（4）综合、添加约束文件、实现、生成bit文件、下载即可

 

实验平台：Vivado 2015

开发板：Xilinx ZYNQ-7020

编程语言：VerilogHDL

内容：创建和封装用户IP核流程 

友情链接：本人博客园连接

 

第一步：打开Vivado 2015，新建工程。



第二步：更改工程名和存放路径，点击下一步。



第三步：选择RTL工程，点击下一步。

 

第四步：点击创建文件，输入IP核名称（自定义），点击OK。

 





点击下一步。



点击下一步。

第五步：选择对应的芯片。我的开发板用的芯片是xc7z020clg-1，点击下一步。





点击完成。

 

直接点击OK。

第六步：编辑myip.v



代码：myip.v

`timescale 1ns / 1ps

module myip #(parameter Delay = 3)(
    input a,
    input b,
    output[3:0] z
    );
    assign #Delay z[0]= a & b;
    assign #Delay z[1]= ~(a & b);
    assign #Delay z[2]=a | b;
    assign #Delay z[3]=~(a | b);
    
endmodule

保存代码。

 

 设置IP库名和目录

 第一步：打开左侧导航栏中的工程设置，选择IP图标，找到Packager，设置IP库名和目录。



第二步：点击Tools，选择Create and Package IP...





选择Package your current project，点击下一步。



点击下一步





点击完成。

第三步：设置参数



 双击需要设置的参数：

 

查看GUI界面，查看Delay参数。



第四步：当确认所有参数设置完成后，进行IP核封装。





点击OK。

到此为止IP核封装完成。

 

 

环境：vivado 18.2

一 创建IP核

1、在tool–>Create and Package New IP





选择保存路径





定义IP核信息，可以添加一些备注信息



 

 

封装IP



（IP创建完成后会生成IP核压缩包，解压后，会有src文件夹、xgui文件夹、component.xml文件。src文件夹里是工程的设计.v文件。xgui文件夹里是.tcl文件。）



具体调用IP核时使用的是下面两个，

添加IP核到工程中，在IP catalog中右击 选择Add  repositiory ,选择当前文件的上层目录，添加成功后如下图。查看生成的P核



生成的文件如下

 

 

二、调用IP核

如果本工程调用刚生成的IP核时，可以直接在上图位置查看调用，如果新建工程调用该IP核，需要将IP核路径添加到新建工程中



查看添加自定义的IP核temp_voltage.



选择此IP核，可以开始例化。

 

 

 

 

 

 

 

玩转Zynq连载23——用户自定义IP核的创建与封装
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1概述

本节以zstar_ex04文件夹下的led_controller_ip工程为例，演示如何创建一个简单的LED闪烁控制模块的IP核。

创建一个用户自定义IP核，只需要以下3个步骤即可。


2 创建IP核

首先我们在文件夹…/project/zstar_ex04/led_controller_ip文件夹下创建一个新的工程，增加一个名为led_controller.v的verilog源码文件到这个工程中。源码如下。

module led_controller(

input clk,		//时钟信号

input rst_n,	//复位信号，低电平有效

output sled		//LED指示灯接口	

);
parameter CLK_FREQUENCY			= 25000;	//clk的时钟频率，KHz

parameter LED_FLASH_FREQUENCY	= 1;		//LED输出的闪烁频率，Hz
define MAX_CNT			(((CLK_FREQUENCY/LED_FLASH_FREQUENCY)*1000)-1)		//cnt分频计数最大值define MAX_CNT_DIV2	(`MAX_CNT/2-1)										//cnt分频计数最大值的一半
//-------------------------------------

reg[31:0] cnt;		//计数器
//cnt计数器进行循环计数

always @ (posedgeclk or negedgerst_n)									

if(!rst_n) cnt<= 32’d0;											

else if(cnt< `MAX_CNT) cnt<= cnt+1’b1;	

else cnt<= 32’d0;
assign sled = (cnt< `MAX_CNT_DIV2) ? 1’b1:1’b0;
endmodule

注意这个源码实现在时钟和复位信号下，产生固定频率的1个输出LED指示灯闪烁。时钟频率CLK_FREQUENCY和LED闪烁频率LED_FLASH_FREQUENCY都定义为参数（parameter），一会制作IP核的时候都可以配置为GUI供调用IP的用户手动设定。注意，类似的希望让用户可以在GUI上设定的参数，在源码中一定要定义为parameter。

如图所示，该工程中只包含led_controller.v源码文件。创建好工程并添加好工程源码后，建议对工程进行必要的编译，以避免任何的语法错误或者与所支持器件家族有任何不兼容的错误。



图 只包含led_controller.v源码的工程

如图所示，点击工程菜单Tools  Create and Package IP…。



图 Create and Package IP菜单

弹出Create and Package IP的第一个页面，点击Next。



弹出如图所示的Package Options选择对话框，勾选Package your current project选项，然后点击Next。



图 Package your current project选择页面

如图所示，弹出IP路径设置对话框，IP location路径建议设置和源码所在路径完全一致（通常为工程所在目录下的…/zstar.srcs/source_1/new文件夹）。设置好继续点击 Next。



图 生成IP路径选择页面

如图所示，点击Finish。



图 New IP Creation页面

此时，在工程主界面中，如图所示，右侧的Sources  Design Sources下增加了IP-XACT文件夹，展开后，可以看到新增了一个component.xml的文件，该文件就对应了图右侧的Package IP –led_controller页面，它存储当前新创建IP核的相关配置信息。



图 工程主界面

如图所示，Package IP –led_controller的第一个配置页面名为Identification，即用户定制IP核相关的配置信息，如IP核供应商（Vendor）、库名称（Library）、IP核名称（Name）、版本号（Version）、IP核显示名称（Display name）、描述（Description）、供应商显示名称（Vendor display name）、公司网址（Company url）等。特别提醒大家别忽略了最下面的Categories项，默认是空白的，若点击右侧的小加号，可以增加一个名称，例如本实例增加了一个名为UserIP的名称选项，将来生成的用户定制IP核在我们的IP核配置面板中将会归类到名为UserIP类别的文件夹下。



图8.33 Identification配置页面

如图所示，Compatibility页面其实在我们刚刚创建这个工程选择好器件家族时就已经确定了，即设定该IP核所支持的器件家族（Family）。



图 Compatibility配置页面

如图所示，这里可以预览IP核包含的相关源码文件，在源码工程中包含的所有Verilog源码或者仿真测试脚本，也都会出现在这里，被集成到IP核中。



图 File Groups配置页面

如图所示，Customization Parameters配置页面罗列源码中所有可配置的参数（parameter所定义的），大家可以双击这些参数进一步配置。



图 Customization Parameters配置页面

如我们双击CLK_FREQUENCY参数所在行，弹出如图所示的配置页面。该配置页面中，我们可以配置该参数是否在GUI中可见（Visible in Customization GUI）、是否显示名称（Show Name）等信息，用户可以根据不同参数的实际情况设定。



图 Edit IP Parameter配置页面

如图所示，Ports and Interfaces配置页面显示IP核的对外接口。



图 Ports and Interfaces配置页面

如图所示，Addressing and Memory配置页面则是针对含有总线接口，并且具有多个寄存器需要寻址的IP核，我们的IP核则不需要，所以是空白的。



图Addressing and Memory配置页面

如图所示，Customization GUI配置页面则显示当前接口在GUI上的layout和preview信息。



最后，如图所示，这是Review and Package配置页面，可以回顾上面的一些设置，并且回去做相应的修改。点击Package IP可以生成IP。



图 Review and Package配置页面

至此，IP核已经配置并封装完成。

如图所示，在Project Manager面板中，若点击Package IP则可以回到IP核的配置页面做修改。若点击IP Catalog则可以添加IP核。



图 Project Manager面板

如图所示，打开IP Catalog后，我们可以看到刚刚定义的用户IP核led_controller_v1_0已经出现在了UserIP文件夹下面。



图 IP Catalog页面