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  • 分数加法

    万次阅读 2018-11-06 22:57:17
    分数加法

    分数加法

    时间限制 : 1sec / 空间限制: 256MB

    题意:

    给你2个分数,求他们的和,并要求和为最简形式。

    输入:

    一行,包含四个正整数a,b,c,d(0<a,b,c,d<=1000),每两个整数之间用一个空格分隔,表示两个分数a/b 和 c/d。

    输出:

    输出两个整数e和f,用一个空格分隔,表示a/b + c/d的最简化结果是e/f。

    样例一:

    输入:

    83 28 34 44

    输出:

    1151 308

    样例二:

    输入:

    97 26 33 13

    输出:

    163 26


    import java.util.Scanner;
    public class Main {
        public static void main(String[] args) {
            Scanner input = new Scanner(System.in);
            int a, b, c, d;
            int x;
            int y;
            a = input.nextInt();
            b = input.nextInt();
            c = input.nextInt();
            d = input.nextInt();
            x = a*d+b*c;
            y = b*d;
            int t = gcd(x,y);
            System.out.println(x/t+" "+y/t);
    
        }
        /**
         * 递归求最大公约数
         */
        private static int gcd(int a, int b){
            if(b == 0){
                return a;
            }
            return gcd(b,a%b);
        }
    }
    
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  • 加法器和全加法器 半加法器 (Half Adder) The logic circuit which performs the addition of 2 bits is called Half- Adder. It is a kind of combinational circuit. It contains two binary inputs "augend" ...

    半加法器和全加法器

    半加法器 (Half Adder)

    The logic circuit which performs the addition of 2 bits is called Half- Adder. It is a kind of combinational circuit. It contains two binary inputs "augend" and "addend" and two binary outputs Sum and Carry.

    执行2位加法的逻辑电路称为Half-Adder。 它是一种组合电路。 它包含两个二进制输入“ augend”“ addend”以及两个二进制输出SumCarry

    The Sum bit (S) and the Carry bit (C) are given according to the rules of Binary Addition which can be summarized in the form of truth table as,

    求和位( S )和进位位( C )是根据二进制加法规则给出的,可以用真值表的形式总结为:

    ABSum (S)Carry (C)
    0000
    0110
    1010
    1101
    一个 总和(S) 携带(C)
    0 0 0 0
    0 1个 1个 0
    1个 0 1个 0
    1个 1个 0 1个

    K-Map Simplification

    K图简化

    We use K-Map to obtain the expression for Sum and Carry bit which is as,

    我们使用K-Map获得Sum and Carry位的表达式,即

    Half Adder 1

    Upon obtaining the Boolean expressions, we can observe that Boolean Expression for Sum is nothing but the Exclusive OR function for two inputs and the Boolean Expression for carrying is the same as AND function. Thus, the circuit diagram for Half Adder can be drawn using an XOR gate and AND gate as shown in the above image.

    在获得布尔表达式后,我们可以观察到Sum的布尔表达式只不过是两个输入的异或函数,而用于携带的布尔表达式与AND函数相同。 因此,如上图所示,可以使用异或门和与门绘制半加器的电路图。

    完全加法器 (Full Adder)

    Full Adder is an arithmetic circuit which performs the arithmetic sum of 3-input bits. It consists of 3 inputs and 2 outputs. One additional input is the Carry bit (C) in which represents the carry from the previous significant position.

    Full Adder是一种算术电路,用于执行3输入位的算术和。 它由3个输入和2个输出组成。 一个附加输入是进位位( C ),其中表示前一个有效位置的进位。

    Similarly, as in Half-Adder, we have two outputs Sum (S) and Carry (C), which can be obtained using the rules of Binary Addition and can be summarized in a Truth Table as,

    同样,在Half-Adder中,我们有两个输出Sum( S )和Carry( C ),可以使用二进制加法规则获得它们,并可以在Truth Table中汇总为:

    ABCSum (S)Carry (C)
    00000
    00110
    01010
    01101
    10010
    10101
    11001
    11111
    一个 C 总和(S) 携带(C)
    0 0 0 0 0
    0 0 1个 1个 0
    0 1个 0 1个 0
    0 1个 1个 0 1个
    1个 0 0 1个 0
    1个 0 1个 0 1个
    1个 1个 0 0 1个
    1个 1个 1个 1个 1个

    K-Map Simplification

    K图简化

    We use K-Map to obtain the expression for Sum and Carry bit which is as,

    我们使用K-Map获得Sum and Carry位的表达式,即

    Full Adder

    The logic circuit for Full Adder can be drawn as,

    全加法器的逻辑电路可以画为:

    Full Adder

    使用半加器的全加器 (Full Adder using Half Adder)

    A Full Adder can also be implemented using two half adders and one OR gate.

    完全加法器也可以使用两个半加法器和一个或门来实现。

    The circuit diagram for this can be drawn as,

    电路图可以绘制为

    Full Adder

    And, it could be represented in block diagram as,

    而且,它可以在框图中表示为

    Full Adder

    The Boolean expression for Sum and Carry is as,

    Sum and Carry的布尔表达式为,

        Sum     = A  B  C
        Carry   = AB + (A  B). C
                = AB + ( A. B + A. B). C
                = AB + A. BC + A. B. C
                = B (A + A. C) + A. B. C
                = B [(A+ A) (A + C)] + A. B. C
                = AB + AC + A. B. C
                = AB + C (B + A. B)
                = AB + C [(B + A) (B + B)]
                = AB + BC + AC
    
    
    

    翻译自: https://www.includehelp.com/basics/designing-of-half-adder-full-adder-and-making-full-adder-using-half-adder.aspx

    半加法器和全加法器

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  • 1.串行加法器串行加法器即加法器执行位串行行操作,利用多个时钟周期完成一次加法运算,即输入操作数和输出结果方式为随时钟串行输入/输出。位并行加法器速度高,但是占用资源多。在许多实际应用中并不需要这样高的...

    1.串行加法器

    串行加法器即加法器执行位串行行操作,利用多个时钟周期完成一次加法运算,即输入操作数和输出结果方式为随时钟串行输入/输出。位并行加法器速度高,但是占用资源多。在许多实际应用中并不需要这样高的速度,而是希望减少硬件资源占用率,这时就可以使用位串行加法器。


    在串行加法器中,只有一个全加器,数据逐位串行送入加法器进行运算,如图所示。图中FA是全加器,A、B是两个具有右移功能的寄存器,C为进位触发器。由移位寄存器从低位到高位逐位串行提供操作数相加。如果操作数长n位,加法就要分n次进行,每次产生一位和,并串行地送回A寄存器。进位触发器用来寄存进位信号,以便参与下一次的运算。


    2.串行进位的并行加法器

    并行加法器由多个全加器组成,其全加器个数的多少取决于机器的字长,由于并行加法器可同时对数据的各位相加,读者可能会认为数据的各位能同时运算,其实并不是这样的。这是因为虽然操作数的各位是同时提供的,但低位运算所产生的进位会影响高位的运算结果。例如:11…11和00…01相加,最低位产生的进位将逐位影响至最高位,因此,串行进位的并行加法器需要一个最长运算时间,它主要是由进位信号的传递时间决定的,而每个全加器本身的求和延迟只是次要因素。很明显,提高并行加法器速度的关键是尽量加快进位产生和传递的速度。 
    并行加法器中的每一个全加器都有一个从低位送来的进位输入和一个传送给高位的进位输出。通常将传递进位信号的逻辑线路连接起来构成的进位网络称为进位链。每一位的进位表达式为:

    Ci=AiBi+(Ai⊕Bi)Ci-1

    其中,“AiBi”取决于本位参加运算的两个数,而与低位进位无关,因此称AiBi为进位产生函数(本次进位产生),用Gi表示,其含义是:若本位的两个输入均为1,必然要向高位产生进位。“(Ai⊕Bi)Ci-1”则不但与本位的两个数有关,还依赖于低位送来的进位,因此称Ai⊕Bi为进位传递函数(低位进位传递),用Pi表示,其含义是:当两个输入中有一个为1,低位传来的进位Ci-1将向更高位传送,所以进位表达式又可以写成:

    Ci=Gi+PiCi-1

    把n个全加器串接起来,就可进行两个n位数的相加。这种加法器称为串行进位的并行加法器,如图2-16所示。串行进位又称行波进位,每一级进位直接依赖于前一级的进位,即进位信号是逐级形成的。


    其中:C1=G1+P1C0 
    C2=G2+P2C
    … 
    Cn=Gn+PnCn-1 

    串行进位的并行加法器的总延迟时间与字长成正比,字长越长,总延迟时间就越长。假设将一级与门、或门的延迟时间定为ty,从上述公式中可以看出,每一级全加器的进位延迟时间为2ty。在字长为n位的情况下,若不考虑Gi、Pi的形成时间,从C0→Cn的最长延迟时间为2nty(设C0为加法器最低位的进位输入,Cn为加法器最高位的进位输出)。 


    显然,串行进位方式的进位延迟时间太长了,要提高加法运算的速度,就要尽可能地减少进位延迟时间,也就是要改进进位方式,这就产生了并行进位方式和分组并行进位方式


    3.超前进位加法器

    可以想象最简单的加法计算就是每一位都进行一次全加器计算,然后产生一个进行c,下一个全加器在取得进位以后再进行他的位的计算,循环下去直到最后一位。这样的问题是进行一次32位的加法计算就需要至少串行的经过32个全加器,如果CPU的频率是3Ghz,那么一个时钟周期,大约333皮秒内,是无法完成一次简单的加法运算的。


    那么超前进位加法器是如何做到高速计算的,可以想象肯定是把计算平行化了,而且是用数量来换了速度。但是具体是怎么做的呢。我们来一起分析下。

    首先考虑所有的加法情况

    Rowxycincouts
    000000
    100101
    201001
    301110
    410001
    510110
    611010
    711111


    ci+1 = xiyi + xici + yici
    这里c表示的是进位,举个列子来说就是第一位的进位c1他是由第零位的x0*y0+x0*c0+y0*c0, 这里很明显c0是始终为0的。那么c1=x0*y0
    然后这个提取公因子公式就变成了
    ci+1 = xiyi + ci(xi + yi)
    然后是不是发现,这样一来只有ci是不确定的。其他的xi和yi都是直接输入。
    但是ci其实呢通过循环inline的一个替换,其实会变成类似
    Ci+1 = Xiyi + (Xi + yi)(Xi-1yi-1 + Ci-1(Xi-1 + yi-1)
    然后可以一直这样替换下去,直到c0这一层。或者是最右端的输入。
    一般的通常会把这几个变量成为g,p变量
     gi = xiyi 
     pi = xi + yi
    这样理论上可以实现任何位数都在有限次内完成,但是这样的代价是位数越多需要的电路也就越多。
    以四位超前加法器为例:
    第一步,所有的4个全加器对每一位计算出自身的和Si, gi和pi
    然后第二步,超前进位器计算出c1,c2,c3,c4,当然这里的c1,c2,c3,c4计算需要的逻辑门数量是逐步递增的。
    然后c1,c2,c3对S1,S2,S3进行进位,C4会传递给更上面的位。
    但是由于成本的问题一般都会把32位或者64位的切割成多个16位的超前进位来进行计算,能保证在一个时钟周期内完成基本就可以了。
    取得一个成本和性能上得平衡。


       四位超前进位加法器


                                                                                十六位超前进位加法器


                                                                            三十二位超前进位加法器





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  • android加法

    2017-11-29 17:05:51
    android加法器android加法器android加法器android加法器android加法
  • 加法

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    加法器 1.一位全加器 2.串行加法器 3.并行加法器 4.ALU芯片的组织

    加法器

    1.一位全加器
    在这里插入图片描述
    2.串行加法器
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    3.并行加法器
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    4.ALU芯片的组织
    在这里插入图片描述

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空空如也

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加法