文章目录
一，STA必要性
1.1动态时序分析的问题
1.2 STA优缺点
二，逻辑门单元时序特性
2.1 阶段延迟（stage delay）
2.3 信号转换延迟（transition delay）
2.3 逻辑门延迟（logic gate delay）
三，时序单元相关约束
3.1 建立时间（setup）
3.2保持时间（hold）
3.3 最小脉冲宽度
四，四种时序路径（timing path）


static timing analysis(STA)静态时序分析是分析调试一个门级系统时序性能的方法。

一，STA必要性
1.1动态时序分析的问题
动态时序分析需要专门设计的仿真向量来检验设计中的时序关键路径和时序信息。随着设计规模的增大，验证一个设计需要测试的向量的数量也成指数型增长，而且这种方法难以保证足够的覆盖率。
1.2 STA优缺点
静态时序分析的优点：

1）静态时序分析执行速度快

2）静态时序分析不需要测试向量

3）静态时序分析对于有时序路径的时序，测试覆盖率可以近乎达到100%

4）静态时序分析能够完成动态仿真难以实现的复杂分析

静态时序分析的缺点：

1）不能分析验证设计的功能，需要功能仿真

2）只能验证同步时序电路的时序特性，若电路中含有较多的异步电路，则应该通过门级动态验证。

3）不能自动识别设计中的特殊路径，比如多周期路径（multi-cycle path）、非正常路径（false path）、多时钟分配（multi-clk）等，需要手动设置时序约束文件来指导分析。
二，逻辑门单元时序特性
2.1 阶段延迟（stage delay）


逻辑门延迟+信号延迟组成阶段延迟（stage delay）

逻辑门单元的时序参数主要包括：
2.3 信号转换延迟（transition delay）


transition delay就是输入端或者输出端的信号电平跳变到逻辑电压阈（Vhth/Vlth）值需要的时间.

4个计算参数属性：

slew_lower_threshild_pct_fall:20.0;下拉转换阈值下界(20.0为标准电压百分比)

slew_upper_threshild_pct_fall:80.0;下拉转换阈值上界

slew_lower_threshild_pct_rise:10.0;上拉转换阈值下界

slew_upper_threshild_pct_rise:90.0;上拉转换阈值上界


2.3 逻辑门延迟（logic gate delay）


同样具有4个参数定义逻辑门延迟：

input_threhold_pct_rise

output_threhold_pct_rise

output_threhold_pct_fall

input_threhold_pct_fall



如图所示的延迟应定义为：

output_threhold_pct_fall：50.0；

input_threhold_pct_fall：60.0；
三，时序单元相关约束
相对于组合逻辑单元，时序单元除了具有组合逻辑单元的时序参数属性，还存在更多时序约束参数属性。时序约束规定了输入和输出信号的数据保持稳定的最小时间间隔。

包括：建立时间，保持时间，恢复时间，移除时间，最小脉冲宽度。（个人认为其中恢复时间，移除时间与建立时间和保持时间类似下面不做介绍）
3.1 建立时间（setup）


建立时间表示输入信号需要在时钟信号有效前到达并保持的最小时间

这是为了保证输入信号能够被正确的采集到，通俗的说就是要避免时钟信号有效时数据还没有达到从而采集到无效或是错误的信号。
3.2保持时间（hold）


保持时间是指输入信号在时钟有效后需要保持不变的最小时间。

这是避免由于clk-q的延迟导致输出信号没有更新，输入信号就已经发生变化，从而导致输出信号错误。
3.3 最小脉冲宽度
时序单元必须保证输入信号脉宽大于最小脉冲宽度，否则无法保证正确逻辑功能。

开始与结束电压与之百分比可以进行设置，一般设置为50%。


四，四种时序路径（timing path）
#-----------未完待续------------------#

#-----------文章内容仅供参考学习，不敢保证描述准确------------------#

静态互补CMOS和动态CMOS
静态动态对比

动态逻辑的优点和缺点



逻辑努力方法
逻辑门的延时

多级的逻辑网络

分支路径的计算

分支努力

给出一个例子





Review of Definitions

逻辑努力的计算(晶体管尺寸设计)方法
通过反向传播的方法计算每个gate的几何尺寸

依照上面的方法得到了path effort :$F$之后，开4次方，得到级数，向下取整；
使用新的级数计算，计算级努力 $f$
计算path delay： $D = Nf + p$
然后反向计算 $C_{int} = \frac{C_{out} \times g}{f}$



逻辑努力的局限性

总结

文章目录
锁存器和触发器
一、基本双稳态电路
1.1 原理
1.2 定义
1.3 电路图
二、基本 SR 锁存器
2.1 引入
2.2  功能分析
2.3 波形图
2.4 逻辑符号
2.5 动态特性
三、门控 SR 锁存器
3.1 引入
3.2 原理
3.3 逻辑符号
四、逻辑门控 D 锁存器
4.1 引入
4.2 功能表
4.3 逻辑符号
五、传输门控 D 锁存器
5.1 传输门
5.2 组成
5.3 功能分析
5.5 逻辑符号

锁存器和触发器
一、基本双稳态电路
1.1 原理

假设刚上电时，$v_O= 0$，则$v_i = 0\to v_{O1} = 1\to v_O = 0$；


假设刚上电时，$v_O= 1$，则$v_i = 1\to v_{O1} = 0\to v_O = 1$；


结论：该电路一旦进入某一种逻辑状态，就能长期保持该状态不变。

1.2 定义

将具有0、1两种逻辑状态，且一旦进入某一种逻辑状态，就能长期保持该状态不变的电路，称为双稳态存储电路，简称双稳态电路。

1.3 电路图

电路图

改变一下电路的画法，并用 $Q$、$\overline{Q}$ 作为两个非门的输出。


定义

（1）定义$Q = 0$、$\overline{Q} ＝ 1$时为电路的 0状态；

（2）定义$Q = 1$、$\overline{Q} ＝ 0$时为电路的 1状态。
说明

（1） 电路在正常工作时，两个输出端的状态通常是相反的（也称为互补的）；

（2）输出端 Q 称为常态输出，Q 称为反态输出；

（3）习惯上， 用输出端 Q 的状态来表示双稳态电路的状态。

二、基本 SR 锁存器
2.1 引入

在基本双稳态电路图中，用或非门来替换掉非门，构成基本SR锁存器，如下图所示：【注意】：一下分析均为用或非门构成的基本SR锁存器，用与非门构成的基本SR 锁存器功能（基本$\overline{S}\ \overline{R}$锁存器）与之相反，这里不给予介绍。



2.2  功能分析

当S=0，R=0时，状态保持不变。即SR 锁存器对输入的低电平信号不起作用。


当S=0，R=1时，复位（Reset）。即无论初态为0或1，锁存器的次态均为0态。输入信号消失后，新的状态将被记忆下来。


当S=1，R=0时， 置位（Set）。即无论初态为0或1，锁存器的次态均为1态。输入信号消失后新的状态将被记忆下来。


当S=1，R=1时，状态不确定。即无论初态为0或1，锁存器的两个输出端均为0。



（1）锁存器的输出既不是0态，也不是1态。 即状态不确定。

（2）当 S、R 同时回到0时，无法确定锁存器的最终稳定状态为 1 还是 0 。

（3）因此，不允许输入出现 S=R=1 的情况。换言之，输入信号要满足条件：$S\cdot R = 0$（约束条件）
功能表





$S$
$R$
$Q$
$\overline{Q}$
功 能




0
0
不变
不变
保持 (No change)


0
1
0
1
置 0 (RESET)


1
0
1
0
置 1 (SET)


1
1
0
0
非定义状态


2.3 波形图

假设 SR 锁存器的初态 $Q = 0$，输入波形如图所示，试

画出 $Q$ 和 $\overline{Q}$ 波形。



2.4 逻辑符号


符号（a）是当前最流行的一种符号。
符号（b）是历史上曾经使用过的一种符号。
符号（c）是错误的。

2.5 动态特性

传输延迟时间 $t_{pLH}$和 $t_{pHL}$

（1）$t_{pLH}$为输出由低到高时，相对于输入的延迟时间。

（2）$t_{pHL}$为输出由高到低时，相对于输入的延迟时间。

（3） $t_{pLH}$和 $t_{pHL}$一般不相等。


脉冲宽度 $t_W$

（1）$t_W$是保证锁存器正常翻转时，输入高电平脉冲宽度的最小值。

（2）如果输入脉冲宽度$<t_W$ ，$Q$ 端电压值未越过逻辑阈值电平时，输入的高电平被撤出，就会导致输出状态不稳定。



三、门控 SR 锁存器
3.1 引入

在基本$\overline{S}\ \overline{R}$锁存器输入端增加了一对与非门G3、G4，用使能信号 E控制锁存器在某一指定时刻，根据 S、R 输入信号确定输出状态，这种锁存器称为门控 SR 锁存器。



3.2 原理

当 E = 0 时，$\overline{S}=\overline{R}=1$，锁存器状态不变。



功能和基本$\overline{S}\ \overline{R}$锁存器相同，功能表如下：





$\overline{S}$
$\overline{R}$
$Q$
$\overline{Q}$
功 能




1
1
不变
不变
保持 (No change)


1
0
0
1
置 0 (RESET)


0
1
1
0
置 1 (SET)


0
0
1
1
非定义状态



当 E = 1 时，则S、R端的信号被传送到基本锁存器的输入端，使输出状态发生变化。



门控 SR 锁存器的功能表（E=1时），功能表如下：





$S$
$R$
$Q$
$\overline{Q}$
功 能




0
0
不变
不变
保持 (No change)


0
1
0
1
置 0 (RESET)


1
0
1
0
置 1 (SET)


1
1
1
1
非定义状态



总功能表

门控 SR 锁存器的功能表如下：





E
$S$
$R$
$Q$
$\overline{Q}$
功 能




0
X
X
不变
不变
保持 (No change)


1
0
0
不变
不变
保持 (No change)


1
0
1
0
1
置 0 (RESET)


1
1
0
1
0
置 1 (SET)


1
1
1
1
1
非定义状态


门控 SR 锁存器输入信号要满足条件：$S\cdot R = 0$ (约束条件)
3.3 逻辑符号


逻辑符号方框内用 C1 和 1R、1S 表达内部逻辑之间的关联关系。
C 表示这种关联属于控制类型，其后缀用标识序号“1”表示该输入的逻辑状态对所有以“1”作为前缀的输入起控制作用。

四、逻辑门控 D 锁存器
4.1 引入

在门控 SR 锁存器的两个输入端之间增加一个非门，构成门控 D 锁存器。



由于 $S = D$，$R = \overline{D}$, 所以消除了输出端可能出现的非定义状态。

4.2 功能表




$E$
$D$
$Q$
$\overline{Q}$
功 能




0
X
不变
不变
保持 (No change)


1
0
0
1
置 0 (RESET)


1
1
1
0
置 1 (SET)


4.3 逻辑符号

五、传输门控 D 锁存器
5.1 传输门

逻辑符号


定义

传输门就是一个能够传输模拟信号的模拟开关。开关导通时，其导通电阻较低。
功能分析

（1）传输门通常受互补逻辑信号 $C$ 和 $\overline{C}$控制。

（2）当 $C = 0$，$\overline{C} = 1$ 时, 开关断开，不能传送信号。



（3）当 $C = 1$，$\overline{C} = 0$ , 开关连通，信号可以从A传送到B。也可以从B传送到A。



5.2 组成

传输门控 D 锁存器由基本双稳态电路和传输门组成。



5.3 功能分析

当$E=1$ 时，$\overline{C} = 0$，$C = 1$，$TG_1$导通$TG_2$断开。



可见，在 E＝1期间，输出端Q 的状态始终与输入的状态保持相同。
当$E=0$ 时，$\overline{C} = 1$，$C = 0$，$TG_1$断开$TG_2$导通。



电路的原理与基本双稳态电路相同。电路将存储 E由1变0之前的瞬间 D的值，实现了 1位数据的存储。

5.5 逻辑符号

	

脱氧核酶DNAzyme由其具有DNA和酶的双重作用，已被广泛用于DNA电路领域，但其活性的调节往往涉及到整个DNAzyme的序列改变。这篇文章提出利用DNA链置换来实现DNAzyme的变构，无需改变DNAzyme序列即可调控其活性。
图1. (A)蛋白质和DNA核酶的变构调节的示意图比较。(B)Yes门的图示。(C)对YES门进行PAGE分析。(d)时间相关归一化的荧光变化。(E)在“Yes”逻辑操作期间，反应物浓度随时间的变化。
如图1A所示，类似于自然界中蛋白质的构象变化，对于具有茎环结构的DNAzyme，通过加入抑制链或触发链来改变其构象，使其从非活性状态转变为活性状态。为了证明DNAzyme变构调节的可行性，他们构建了如图1B所示的YES门。YES门由DNAzyme Z1，抑制剂T1和RNA修饰的底物R1三条链组成。添加输入I1可触发YES门：I1可将抑制剂T1从DNAzyme Z1的变构调节域(发夹区)中置换出来，随后DNAzyme Z1改变构象为茎环结构，得到激活，并在切割位点处将底物R1切成两部分，释放输出。他们首先通过PAGE分析验证了YES门，结果如图1C所示。同时，为了实时监控YES门，还分别在链R1的5'和3'末端修饰荧光团和猝灭团，通过改变输入链I1的浓度进行了控制实验(图1D)，输入链I1存在时，会产生明显的荧光信号(曲线2–5)，相反，在不添加输入链I1的情况下，在曲线1中未观察到荧光信号的显着增加。该结果证明了YES门的成功性。为了揭示反应过程中的详细行为，还进行了模拟，结果如图1E所示。可以清楚地观察到，输入链I1(曲线1)与门复合体Z1 / T1 / R1(曲线3)的消耗成比例地转换为输出段O1(曲线2)。随着反应的进行，门复合体Z1 / T1 / R1将耗尽，输入链I1将完全转换为输出段O1。
图2. (A)OR门的图示。(B)OR门时间相关归一化的荧光变化(C)AND门的图示。(D)AND门时间相关归一化的荧光变化。(E)在OR逻辑运算期间，仅由一个输入I2触发的反应物浓度随时间的变化。(F)输入I2和I3触发的OR逻辑操作期间，反应物浓度随时间的变化。(G)输入I4和I5触发的AND逻辑运算期间，反应物浓度随时间的变化。
为了进一步测试变构调节机制，他们还建立了另外两个基本逻辑门，即“OR”门和“AND”门(图2)。如图2A所示，OR门的设计旨在能够响应输入I2或I3，在抑制剂T2的5'和3'末端设计了两个脚趾区域，可分别与I2或I3反应，DNAzyme Z1激活后，可将R1切割成两部分，荧光信号增加(图2B)。AND门由4个支架组成：DNAzyme Z2，抑制剂T3和T4和底物R1(图2C)。与YES和OR门不同，DNAzyme的变构域被设计为同时被两条链T3和T4抑制。添加输入I4或I5时，只能释放部分调节域，DNAzyme Z2的活性仍然受到阻碍。当且仅当输入I4和I5都同时引入时，才能释放抑制剂T3和T4，并释放整个调节域以实现DNAzyme Z2激活。其荧光测定结果如图2D所示。上述两个门的模拟结果绘制在图2E - G中。
图3. (A)两级级联电路图。(B)两级级联电路PAGE分析。(C)不同的输入浓度随时间变化产生的荧光变化。
如图3A所示，两级逻辑电路以分层方式由两个“AND”门组成：Unit1→Unit2。靶向下游抑制剂T1的触发器I1'被设计为通过与DNAzyme Z3杂交而最初得到保护。输入I6触发，DNAzyme Z3可以被激活以消化底物R2并释放下游触发器P1 / I1'。随后，DNAzyme Z1可以被激活以裂解底物R1，从而产生明显的信号增加。链P1用作辅助保护器以避免上游底物R2和下游逻辑门之间的直接串扰。对该逻辑电路进行PAGE分析和实时荧光检测，其结果如图3B-3C。
图4. 两级级联电路的仿真分析。(A)电路阶段演变的说明。(B)反应物浓度随时间的变化：Unit1和Unit2。(C)反应物浓度随时间的变化：输入链I6，接头链P1 / I1'和输出链O1。(D)反应物的反应速率随时间的变化：Unit1和Unit2。(E)反应物的反应速率随时间的变化：输入链I6，接头链P1 / I1'和输出链O1。
由于顺序执行和反应的时间延迟，他们假设级联过程可以大致分为三个阶段(图4A)：阶段1 延迟，其中Unit1首先由输入I6触发，且在Unit2的触发器中存在一些延迟；阶段2 调整，其中通过Unit1 P1 / I1'的输出来调整Unit2的活动；阶段3 同步，其中两个门的活动以恒定速度形成信号同步输出。为支持该假设，构建了两级级联电路的理论模型，仿真结果和分析如图4B-E所示。
图5. (A)反馈电路图。(B)反馈电路的PAGE分析。(C)时间相关归一化的荧光变化。(D)时间相关归一化的荧光变化。(E)条形荧光信号分析。
他们还设计了反馈电路。如图5A所示，反馈电路由两个组件组成：Unit1和Unit2，其中级联反应序列被设计为触发器I6→Unit1→Unit2→触发器I6'→Unit1(图5A中)。在存在输入链I6的情况下，可以激活Unit1，释放的P1 / I1'可以作用于下一个门Unit2。激活的Unit2将释放预保护的链I6'，该链可以靶向Unit1以促进整个反应。因此，这里的Unit2不仅用作逻辑门，而且还用作信号放大器或能量存储元件。重要的是，与上面的级联电路不同，在Unit1中将荧光报告子设计为在链R2的两个末端修饰FAM和BHQ，并且在切割R2后荧光强度会增加。对该反馈电路进行PAGE分析和实时荧光检测，其结果如图4B-E。
图6. 反馈电路的仿真分析
他们将反馈过程大致分为两个阶段(图6A)，阶段1 初始化，其中反馈电路由初始输入触发，阶段2 反馈，其中两个门相互促进以进行反馈连接。为了更好地阐明反馈反应的详细过程，他们对反馈反应进行了建模，并对仿真结果进行了分析，如图6B – I所示。
亮点：
1. 在不改变DNAzyme序列的前提下，利用DNA链置换来实现DNAzyme的变构进而调控其活性。
2. 通过仿真，揭示了电路行为的更多细节，为调节DNA逻辑电路提供了可行性。
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2.本文主要参考以下文献，仅用于科学知识分享与讨论，不作为商业用途。如有版权问题，请随时与我们联系！
Zheng, X., Yang, J., Zhou, C., Zhang, C., Zhang, Q., & Wei, X. (2019). Allosteric DNAzyme-based DNA logic circuit: operations and dynamic analysis. Nucleic acids research, 47(3), 1097-1109