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  • 逻辑门的多层感知机实现
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    2022-01-25 19:34:10

    第1关:使用感知机实现与、或、与非逻辑门

    本关任务:使用感知机实现与、或、与非逻辑门。

    import numpy as np
    
    def mlp_and(x1, x2):
        r'''
        使用感知机实现与逻辑门。
    
        参数:
        - x1: int (0 or 1)
        - x2: int (0 or 1)
    
     
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  • 文章目录一,STA必要性1.1动态时序分析的问题1.2 STA优缺点二,逻辑门单元时序特性2.1 阶段延迟(stage delay)2.3 信号转换延迟(transition delay)2.3 逻辑门延迟(logic gate delay) static timing analysis...


    static timing analysis(STA)静态时序分析是分析调试一个门级系统时序性能的方法。

    一,STA必要性

    1.1动态时序分析的问题

    动态时序分析需要专门设计的仿真向量来检验设计中的时序关键路径和时序信息。随着设计规模的增大,验证一个设计需要测试的向量的数量也成指数型增长,而且这种方法难以保证足够的覆盖率。

    1.2 STA优缺点

    静态时序分析的优点:
    1)静态时序分析执行速度快
    2)静态时序分析不需要测试向量
    3)静态时序分析对于有时序路径的时序,测试覆盖率可以近乎达到100%
    4)静态时序分析能够完成动态仿真难以实现的复杂分析
    静态时序分析的缺点:
    1)不能分析验证设计的功能,需要功能仿真
    2)只能验证同步时序电路的时序特性,若电路中含有较多的异步电路,则应该通过门级动态验证。
    3)不能自动识别设计中的特殊路径,比如多周期路径(multi-cycle path)、非正常路径(false path)、多时钟分配(multi-clk)等,需要手动设置时序约束文件来指导分析。

    二,逻辑门单元时序特性

    2.1 阶段延迟(stage delay)

    反相器的时序特性
    逻辑门延迟+信号延迟组成阶段延迟(stage delay)
    逻辑门单元的时序参数主要包括:

    2.3 信号转换延迟(transition delay)

    transition delay
    transition delay就是输入端或者输出端的信号电平跳变到逻辑电压阈(Vhth/Vlth)值需要的时间.
    4个计算参数属性:
    slew_lower_threshild_pct_fall:20.0;下拉转换阈值下界(20.0为标准电压百分比)
    slew_upper_threshild_pct_fall:80.0;下拉转换阈值上界
    slew_lower_threshild_pct_rise:10.0;上拉转换阈值下界
    slew_upper_threshild_pct_rise:90.0;上拉转换阈值上界
    在这里插入图片描述

    2.3 逻辑门延迟(logic gate delay)

    在这里插入图片描述
    同样具有4个参数定义逻辑门延迟:
    input_threhold_pct_rise
    output_threhold_pct_rise
    output_threhold_pct_fall
    input_threhold_pct_fall
    在这里插入图片描述
    如图所示的延迟应定义为:
    output_threhold_pct_fall:50.0;
    input_threhold_pct_fall:60.0;

    三,时序单元相关约束

    相对于组合逻辑单元,时序单元除了具有组合逻辑单元的时序参数属性,还存在更多时序约束参数属性。时序约束规定了输入和输出信号的数据保持稳定的最小时间间隔。
    包括:建立时间,保持时间,恢复时间,移除时间,最小脉冲宽度。(个人认为其中恢复时间,移除时间与建立时间和保持时间类似下面不做介绍)

    3.1 建立时间(setup)

    在这里插入图片描述
    建立时间表示输入信号需要在时钟信号有效前到达并保持的最小时间
    这是为了保证输入信号能够被正确的采集到,通俗的说就是要避免时钟信号有效时数据还没有达到从而采集到无效或是错误的信号。

    3.2保持时间(hold)

    在这里插入图片描述
    保持时间是指输入信号在时钟有效后需要保持不变的最小时间。
    这是避免由于clk-q的延迟导致输出信号没有更新,输入信号就已经发生变化,从而导致输出信号错误。

    3.3 最小脉冲宽度

    时序单元必须保证输入信号脉宽大于最小脉冲宽度,否则无法保证正确逻辑功能。
    开始与结束电压与之百分比可以进行设置,一般设置为50%。
    在这里插入图片描述

    四,四种时序路径(timing path)

    #-----------未完待续------------------#
    #-----------文章内容仅供参考学习,不敢保证描述准确------------------#

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  • 逻辑门、锁存器和触发器

    千次阅读 2020-11-18 00:00:39
    目录 一、逻辑门电路 1、与、或、非 2、异或和同或 3、与非和或非 4、逻辑门电路实现 二、存储电路 三、锁存器和触发器 四、锁存器 1、SR锁存器 2、门控 D锁存器 五、触发器 1、JK触发器 2、T触发器 3、D触发器 六...

    写在前面:

    本文章旨在总结备份、方便以后查询,由于是个人总结,如有不对,欢迎指正;另外,内容大部分来自网络、书籍、和各类手册,如若侵权请告知,马上删帖致歉。

           好久没写硬件的笔记,写这篇笔记是因为在网上或者在现有的书上查阅相关知识点的时候,发现大多数东西都是一略带过、不全面,而且内容讲的有点沉闷,容易让人呼呼入睡(ps:这里绝对没有瞧不起作者的意思哈,可能风格有点不适应),所以想着以后可能也会用到,还是自己总结一篇吧。

           本篇主要分析半导体存储电路(其中包括时序图跟真值表),但由于涉及到逻辑门电路,所以就一并放在一起总结了。嘛,原本的标题是想写 “半导体存储电路分析” 的。。。




    一、逻辑门电路

    1、与、或、非

    • 与门
      在这里插入图片描述

      特点:所有输入为高电平时(逻辑 1),才会有高电平(逻辑 1)输出;其中一个输入为低电平(逻辑 0)则出低电平(逻辑 0)。

      真值表:

      输入输入输出
      ABA and B
      000
      010
      100
      111

      总结:遇 0为 0。

    • 或门

      在这里插入图片描述

      特点:其中一个输入为高电平时(逻辑 1),输出为高电平(逻辑 1);只有当所有输入为低电平(逻辑 0)才出低电平(逻辑 0)。

      真值表:

      输入输入输出
      ABA or B
      000
      011
      101
      111

      总结:遇 1为 1。

    • 非门

      在这里插入图片描述

      特点:输出的电平与输入的电平(逻辑)相反。

      真值表:

      输入输出
      Anot A
      01
      10

      总结:状态取反。


    2、异或和同或

    • 异或

      在这里插入图片描述

      特点:输入的电平相同时,输出为低电平(逻辑 0);若输入的电平不同,则输出高电平(逻辑 1)。

      真值表:

      输入输入输出
      ABA xor B
      000
      011
      101
      110

      总结:相同为 0,不同为 1。

    • 同或

      在这里插入图片描述

      特点:只有当输入的电平相同时,输出才为高电平(逻辑 1);而输入的电平不同时,输出低电平(逻辑 0)。

      真值表:

      输入输入输出
      ABA xnor B
      001
      010
      100
      111

      总结:不同为 0,相同为 1。


    3、与非和或非

    与非和或非,其实相当于与门和或门输出取反:

    在这里插入图片描述

    真值表这里就不放了,其实就是把与门和或门的输出状态取反。。。


    4、逻辑门电路实现

    逻辑门电路的实现,可由三极管或者 CMOS管构建而成,可以看以前的文章:三极管—初识(图文并茂)


    二、存储电路

    基本概念:

    • 存储单元:存储一位数据的电路。可分为静态存储单元动态存储单元两大类。静态存储单元由门电路连接而成,其中包括各种电路结构形式的锁存器触发器,只要保持通电,静态存储单元的状态会一直保持下去。动态存储单元则是利用电容的电荷存储效应来存储数据的,由于电容存储的电荷会随着时间的推移逐渐泄露,必须定期地进行 “刷新”,才能保证数据不会丢失。
    • 寄存器:存储一组数据的电路。由 N个触发器构成的寄存器可以存储一组 N位的二值数据。
    • 存储器:存储大量数据的电路。存储器种类虽然很多,但它们的基本结构形式都是由存储矩阵读/写控制电路两部分组成的。从存储功能上讲,可分为随机存储器(Random Access Memory,简称 RAM)和只读存储器(Read Only Memory ,简称 ROM)两大类。随机存储器又分成静态随机存储器(SRAM)和动态随机存储器(DRAM)两类;而只读存储器又有掩模 ROM可编程 ROM(PRAM)和可擦除可编程 ROM(EPRAM)几种不同类型。

    三、锁存器和触发器

    下面主要分析硬件电路中经常接触的静态存储单元,那么就先来了解一下锁存器触发器之间的关系:

    触发器的线路图由逻辑门组合而成,其结构均由 SR锁存器派生而来(广义的触发器包括锁存器);

    触发器除了自身的输入信号外,还带有 CLK时钟信号线,通过时钟信号的变化,使得触发器的次态仅仅取决于 CLK信号下降沿(或上升沿)到达时刻输入信号的状态,以此来增强靠干扰能力,因此,触发器也叫边沿触发器;

    锁存器并没有 CLK时钟信号线作为辅助,只有自身的输入信号,但是,通过改进(增加一条使能信号线)可以产生新的门控锁存器,此时锁存器上多了一条使能信号线,如果在使能信号线上给予一定频率的脉冲信号,那么门控锁存器就相当于触发器了。

    知识补充:https://circuitglobe.com/difference-between-latch-and-flip-flop.html


    四、锁存器

    锁存器的类型有很多种:S-R、J-K、T and D latches。这里只介绍比较常用的 S-R latch and Gated D latch。

    1、SR锁存器

    在这里插入图片描述

    SR锁存器(Set-Reset Latch)是静态存储单元当中最基本、也是电路结构最简单的一种。通常它由两个或非门或者与非门组成。

    Ⅰ、电路组成:

    • 或非门构成

      在这里插入图片描述

    • 与非门构成

      在这里插入图片描述

    Ⅱ、状态分析:

    从上面的两种构成进行比较,根据它们对应的状态表可以看出,当 S、R信号为高电平(逻辑 1)【对应的, S ‾ \overline{S} S R ‾ \overline{R} R信号(由于符号表示的是非的关系)就为低电平(逻辑 0)】,就相当于这两个状态表高亮部分,所以无论是由哪个逻辑门构成,其输出状态都是一样的;因此,找其中一个表对照着理解就好了,那么就来稍微分析一下吧:

    • 当输入的 S = 0、R = 1( S ‾ \overline{S} S = 1、 R ‾ \overline{R} R = 0),输出 Q = 0和 Q ‾ \overline{Q} Q = 1(定义为 0状态);

    • 当输入的 S = 1、R = 0( S ‾ \overline{S} S = 0、 R ‾ \overline{R} R = 1),输出 Q = 1和 Q ‾ \overline{Q} Q = 0(定义为 1状态);

    • 当输入的 S = R = 0( S ‾ \overline{S} S = R ‾ \overline{R} R = 1);输出将会保持;

    • 当输入的 S = 1、R = 1( S ‾ \overline{S} S = 0、 R ‾ \overline{R} R = 0),输出 Q和 Q ‾ \overline{Q} Q其状态是不确定的;因此,在 SR锁存器里,有一条约束条件:S · R = 0(即不应该出现 S ‾ \overline{S} S = R ‾ \overline{R} R = 0,这种情况)。

    Ⅲ、时序分析:

    与非门构成电路为例:

    在这里插入图片描述

    在上图可以看到, t3 ~ t4时刻,输入端出现了 S ‾ \overline{S} S = R ‾ \overline{R} R = 0的状态,但由于 S ‾ \overline{S} S 首先回到了高电平,所以 SR锁存器的次态仍是可以确定的;可能你会觉得,上面不是说了无法确定状态吗?这是由于 S ‾ \overline{S} S = R ‾ \overline{R} R = 0时会出现非定义的 Q = Q ‾ \overline{Q} Q = 1的非法状态(要知道我们只定义了 0和 1的状态),而且当 S ‾ \overline{S} S R ‾ \overline{R} R 同时回到高电平以后锁存器的状态难以确定,因此一般情况下还是避免这种 S ‾ \overline{S} S = R ‾ \overline{R} R = 0的状态;同时,由于这个缺陷,JK触发器产生了,下面会讲。

    Ⅳ、电路改进:

    从上面可以得知,由与非门构成的 SR触发器,输入的电平(逻辑)是反向的输入(即为 S ‾ \overline{S} S R ‾ \overline{R} R ),因此,人们在电路的前端输入部分添加了转换功能,并且引入了使能控制信号,如下图:

    在这里插入图片描述

    于是乎,把上面的电路称之为:门控 SR锁存器

    门控使能信号(一般表示为 E或者 C)的作用:

    E/CAction
    0No action (keep state)
    1The same as non-clocked SR latch

    2、门控 D锁存器

    在上面已经见识到了 门控 SR锁存器,那么稍微修改一下就会得到 门控 D锁存器,由于是从 SR锁存器上进行的修改,所以也存在着由或非门或者与非门所组成电路。

    Ⅰ、电路组成:

    • 基于 SR NAND锁存器的门控 D锁存器

      在这里插入图片描述

    • 基于 SR NOR锁存器的门控 D锁存器

      在这里插入图片描述

    对应上面两个门控 D锁存器,其真值表都是一样的:

    EDQ Q ‾ \overline{Q} QComment
    0XQprev Q ‾ \overline{Q} QprevNo change
    1001Reset
    1110Set

    从真值表上看,可以知道,在使能信号输入为高电平(逻辑 1)时,D锁存器才起作用,否则,输出信号将保持原状态;并且,当 D锁存器起作用时,输出的信号 Q状态跟 D输入状态一致,因此,D锁存器也叫 D跟随。

    Ⅱ、时序分析

    在这里插入图片描述


    锁存器部分相关链接:https://learn.circuitverse.org/docs/Latches


    五、触发器

    触发器的类型同样也有很多种:S-R、J-K、T and D Flip flops。这里也只是分析常见的 J-K、T and D Flip flops。

    根据时钟信号触发的不同,可以分为两种情况(上升沿触发和下降沿触发):

    在这里插入图片描述

    从上图可以看到,上升沿触发和下降沿触发根本区别在于时钟信号输入端是否多了个非门。

    1、JK触发器

    根据边沿触发的不同,有以下两种逻辑符号:

    在这里插入图片描述

    以上升沿为例,其电路组成如下:

    在这里插入图片描述

    对应的真值表:

    触发JKQQnextComment
    ↘ \searrow XXQprevQNo change
    ↗ \nearrow 0000Hold state
    ↗ \nearrow 0011Hold state
    ↗ \nearrow 0100Reset
    ↗ \nearrow 0110Reset
    ↗ \nearrow 1001Set
    ↗ \nearrow 1011Set
    ↗ \nearrow 1101Toggle
    ↗ \nearrow 1110Toggle

    时序分析:

    在这里插入图片描述

    特征方程式:

    在这里插入图片描述


    2、T触发器

    根据边沿触发的不同,有以下两种逻辑符号:

    在这里插入图片描述

    以上升沿为例,其电路组成如下:

    在这里插入图片描述

    对应的真值表:

    触发TQQnextComment
    ↘ \searrow XQprevQNo change
    ↗ \nearrow 000Hold state
    ↗ \nearrow 011Hold state
    ↗ \nearrow 101Toggle
    ↗ \nearrow 110Toggle

    时序分析:

    在这里插入图片描述

    特征方程式:

    在这里插入图片描述


    3、D触发器

    根据边沿触发的不同,有以下两种逻辑符号:

    在这里插入图片描述

    以上升沿为例,其电路组成如下:

    在这里插入图片描述

    对应的真值表:

    触发DQQnextComment
    ↘ \searrow XQprevQNo change
    ↗ \nearrow 000Reset
    ↗ \nearrow 010Reset
    ↗ \nearrow 101Set
    ↗ \nearrow 111Set

    时序分析:

    在这里插入图片描述

    特征方程式:

    在这里插入图片描述


    触发器部分相关链接:https://learn.circuitverse.org/docs/flipflop


    六、相关资料

    https://en.wikipedia.org/wiki/Flip-flop_(electronics)

    https://www.youtube.com/watch?v=-aQH0ybMd3U&list=RDCMUCSX3MR0gnKDxyXAyljWzm0Q&start_radio=1

    http://yhhuang1966.blogspot.com/2019/06/latch-flip-flop.html

    https://www.electronics-tutorials.ws/sequential/seq_1.html

    展开全文
  • Chapter 6 CMOS组合逻辑门设计 深入讨论CMOS逻辑系列——静态和动态、传输晶体管、无比和有比逻辑 优化逻辑门的面积、速度、能量或稳定性 低功耗高性能的电路设计技术 6.1 引言 门电路从高层次上分为组合逻辑电路...

    Chapter 6 CMOS组合逻辑门设计

    • 深入讨论CMOS逻辑系列——静态和动态、传输晶体管、无比和有比逻辑
    • 优化逻辑门的面积、速度、能量或稳定性
    • 低功耗高性能的电路设计技术

    6.1 引言

    Fig6.1 逻辑电路的高层次分类
    门电路从高层次上分为组合逻辑电路(非再生电路)和时序电路(再生电路):

    • Combinational logic circuits:假设有足够的时间使逻辑门稳定下来,在任何时刻电路输出与其当前输入信号间的关系服从某个布尔表达式,而不存在任何从输出返回至输入的连接。
    • Sequential logic circuits: 输出不仅取决于当前的输入值,也取决于原先的输入值。换言之,一个时序电路能记住改系统过去的一些历史,即它具有记忆功能。可以通过把一个或多个输出连回到某些输入来实现。

    评价指标: 面积、速度、能量和功率 (和Chapter5的反相器一样,因为CMOS反相器是最简单的组合逻辑门,由反相器可以延申至任意数字门)

    CMOS组合逻辑门分类AdvantageDisvantage
    静态组合逻辑电路互补CMOS全逻辑摆幅,输出与器件尺寸无关,高噪声容限MOS管所需数目最多2N
    有比逻辑MOS管所需数目为N+1输出与器件尺寸有关,
    传输管逻辑将MOS管的栅和源漏都作为逻辑输入静态功耗
    动态组合逻辑电路动态CMOS

    6.2 静态CMOS设计

    基本优点:良好的稳定性(即对噪声的灵敏度低)、良好的性能以及低功耗(没有静态功耗)——可以参考CMOS反相器

    • At every point in time(except during the switching transients) each gate output is connected to either VDD or Vss via a low-resistive path.

    • The outputs of the gates assume at all times the value of the Boolean function, implemented by the circuit (ignoring, once again, the transient effects during switching periods).

    • This is in contrast to the dynamic circuit class, which relies on temporary storage of signal values on the capacitance of high impedance circuit nodes.

    6.2.1 互补CMOS

    concept: 静态CMOS门是上拉网络(PUN)和下拉网络(PDN)的组合,如图Fig6.2
    Fig6.2 PUN和PDN组成的互补逻辑门

    • 图中,F是由N个输入逻辑变量构成的逻辑函数,F由2N个MOS管实现(PUN-N个pmos, PDN-N个noms)。
    • PUN的作用:每当逻辑门的输出意味着逻辑1时(取决于输入)它将提供一条在输出和VDD 之间的通路。
    • PDN的作用:每当逻辑门的输出意味着逻辑0时把输出连至VSS
    • PUN和PDN网络是以相互排斥的方式构成的,即在稳定状态时两个网络中有且仅有一个导通。这样,一旦瞬态过程完成,总有一条路径存在于VDD 和输出端F之间(即高电平输出"1")或存在于VSS 和输出端F之间(即低电平输出"0")。这就是说,在稳定状态时输出结点总是一个低阻结点。

    Designer在构成PUN和PDN网络时需要记住的规则:

    • MOS管可以等效为一个由其G端的输入信号控制的开关。当输入信号Ini 为高时,对应的PUN中的NMOSi 开关闭合导通;当输入信号为低时,对应的PUN中的PMOSi 开关闭合导通。也即,PDN实现的是正逻辑,PUN实现的是反逻辑。
    • PUN由PMOS构成,而PDN由NMOS构成。For Threshold Drops, PMOS传强"1"弱"0",而NOMS传强"0"弱"1"。
    • 这一互补门在本质上是反相的,只能实现如NAND、NOR及XNOR这样的功能。用单独以及来实现非反相的布尔函数(如AND、OR或XOR)是不可能的,因此要求增加额外以及反相器。
    • 通过给定的逻辑函数F设计静态互补CMOS的步骤:
      • 先将逻辑表达式整体化成非的形式。如果不是,则整体取两次反,内层的一级反根据De Morgan定律化简开。
      • 对于PDN,因为最终是把输出拉至GND,所以对于NOMS,安装串联为与,并联为或的形式进行连接布局。
      • 对于PUN,因为对于每个们实际上实现的是反逻辑,则把逻辑表达式化成单个变量都是非的形式,也按照串联为与,并联为或的形式进行连接布局。
      • 附:因为PUN和PDN实际互为对偶网络。可以先画出PDN,根据对偶分层画出PUN。

    CMOS Properties

    • High Noise Margins: VOH and VOL are at VDD and GND, respectively; Full rail-to-rail swing.
    • Ratioless Logic: Logic levels not dependent upon the relative device sizes.
    • Low Output Impedance: Always a path to VDD or GND in steady state.
    • Extremely high input resistance: nearly zero steady-state input current.
    • No static power dissipation: No direct path steady state between power and ground.
    • Propagation delay function of load capacitance and resistance of transistors

    Switch Delay Model

    input pattern effects on Delay

    Delay Dependence on Input Patterns

    transistor sizing

    串联加倍,并联不变

    NAND

    6.2.2 有比逻辑

    Goal: to reduce the number of devices over complementary CMOS

    Cost: cause the reduction of stability and extra static dissipation compared to CMOS

    • 因为互补CMOS优点是全轨输出,静态功耗低,但是代价是稳定输出的时候,有一半的管子属于冗余的。如果当资源有限时,我们需要另外一种静态CMOS的设计方法来减少MOS管的数目。因此有了有比逻辑这种设计方法,当扇入是N时,它仅需N+1个MOS管;但于此同时它需要以降低稳定性和额外的静态功耗作为代价。如图Fig6.4:

    在这里插入图片描述

    • 如Fig6.3,列出了常见的三种有比逻辑。其中(a)是用电阻负载,(b)©是有源负载,因为在集成电路中,无源器件不好集成并且耗尽型MOS不常用,通常采用©方式用常通的PMOS做上拉负载,通常命名为伪NMOS电路。不过这三种有比逻辑门的分析方式都是一样的,都可以类比成互补CMOS的PUN, 当其起作用时,存在输出到VDD 的低阻通路(也即负载器件都可等效为电阻R),不同的是当PDN起作用的时候,PUN也导通,那么就会存在VDD 到GND的直流通路,导致不是rail-to-rail输出和额外静态功耗。
      在这里插入图片描述

    伪NMOS电路——静态分析

    • 有比逻辑问题的简单理解:
      • if VOL ↓ \downarrow 更接近VGND ,则 R n / R p ↓ R_n/R_p \downarrow Rn/Rp , 也即 ( W / L ) n / ( W / L ) p ↑ (W/L)_n/(W/L)_p \uparrow (W/L)n/(W/L)p k n / k p ↑ k_n/k_p \uparrow kn/kp

    在这里插入图片描述

    • 静态分析:

    在这里插入图片描述
    在这里插入图片描述
    在这里插入图片描述

    Properties

    在这里插入图片描述
    在这里插入图片描述
    在这里插入图片描述
    在这里插入图片描述

    ###6.2.3 传输管逻辑

    • 互补CMOS和伪CMOS电路设计思路是把输入信号作用在MOS管的栅端,然后控制MOS管作为开关来实现功能。而传输管的设计思路是把输入信号作用在栅端以及源漏端上来实现逻辑功能。

    • 传输管:允许原始输入驱动栅端和源-漏端,以减少晶体管数目。但是会有阈值电压损失以及驱动反向器时会有静态功耗。

      在这里插入图片描述

    NMOS-only 串联传输管

    在这里插入图片描述

    所以,如果串联传输管,则需要前级输出接后级的源或漏端

    NMOS-only logic

    在这里插入图片描述

    差分(互补)传输管逻辑:CPL

    在这里插入图片描述

    稳定有效的传输管设计——方法1:电平恢复

    在这里插入图片描述
    在这里插入图片描述

    稳定有效的传输管设计——方法2:传输门

    在这里插入图片描述

    6.3 动态CMOS门设计

    • In static circuits at every point in time(except when switching) the output is connected to either GND or VDD via a low resistance path.
      • fan-in of n requires 2n*(n N-types + n P-types)* devices
    • Dynamic circuits rely on the temporary storage of signal values on the capacitance of high impedance nodes.
      • requires on n+2*(n+1 N-types + 1 P-type)* transistors

    在这里插入图片描述

    Conditions on Output

    • Once the output of a dynamic gate is discharged, it cannot be charged again until the next precharge operation.
    • Inputs to the gate can make at most one transition during evaluation.
    • Output can be in the high impedance state during and after evaluation (PDN off), state is stored on CL

    Properties of Dynamic Gates

    • Logic function is implemented by the PDN only
      • number of transistors is N+2 (versus 2N for static complementary CMOS)
    • Full swing outputs (VOL = GND and VOH = VDD)
    • Non-ratioed - sizing of the devices does not affect the logic levels
    • Faster switching speeds
      • reduced load capacitance due to lower input capacitance (Cin)
      • reduced load capacitance due to smaller output loading (Cout)
      • no ISC , so all the current provided bu PDN goes into discharging CL
    • Overall power dissipation usually higher than static CMOS
      • no static current path ever exists between VDD and GND (including PSC)
      • no glitching
      • higher transistion probabilities
      • extra load on Clk
    • PDN starts to work as soon as the input signals exceed VTn , So VM , VIH and VIL equal to VTn
      • low noise margin (NML)
    • Needs a precharge/evaluate clock

    【参考文献】

    ​ [1] 数字集成电路—电路、系统与设计(第二版), Jan M.Rabaey Anantha Chandrakasan著, 周润德等译, 电子工业出版社

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