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  • 4) 不同芯片也可实现六十进制。 1.2 计数器设计组成 1) 用两个 74ls192芯片和一个与非门实现。 2) 当定时器递增到 59 时,定时器会自动返回到 00 显示,然 后继续计时。 3) 两个芯片间的级联 实验设备与器件...
    • 实验目的

       1.1 计数器设计目的

    1) 每隔 1s,计数器增 1;能以数字形式显示时间。

    2) 熟练掌握计数器的各个部分的结构。

    3) 计数器间的级联。

    4) 不同芯片也可实现六十进制。

    1.2 计数器设计组成

    1) 用两个 74ls192芯片和一个与非门实现。

    2) 当定时器递增到 59 时,定时器会自动返回到 00 显示,然

    后继续计时。

    3) 两个芯片间的级联

     

    • 实验设备与器件

      

    序号

    名称

    数量

    用途

    U1、U2

    CD4511

    2

    对数码管进行编码

    U3、U4

    74HC192

    2

    级联构成60进制加法计数器

    U5

    74LS08

    1

    对60进制进行选择

    U6

    555定时器

    1

    进行秒定时

    R1、R2

    电阻

    2

     

    C1、C2

    电容

     

     

     

    DCD-HEX

    2

    显示计数

     

     

     

     

     

     

     

     

     

     

     

     

     

      三、实验预习**

    1学习74HC192如何进行级联,已经如何进行00~59的计数

    2了解CD4511如何进行编码,以及它与数码管之间的连接

    3学习555定时器的使用,以及选择合适的电容与电阻,从而达到秒定时的功能

     

     

     

     

     

    四、实验操作内容及步骤

     

    1. 电路设计的思路

        1.174HC192的级联

    1) 芯片介绍: 74HC192 为加减可逆十进制计数器, CPU

    端是加计数器时钟信号, CPD 是减计数时钟信号 RD=1

    时无论时钟脉冲状态如何, 直接完成清零功能。RD=0,

    LD=0 时,无论时钟脉冲状态如何, 输入信号将立即被

    送入计数器的输出端,完成预置数功能。

    2) 十进制可逆计数器 74HC192引脚图管脚及功能表

    3) 74HC192是同步十进制可逆计数器, 它具有双时钟输入,

    并具有清除和置数等功能, 其引脚排列及逻辑符号如下

    所示:

     

    图  74LS192 的引脚排列及逻辑符号

    (a)引脚排列 (b) 逻辑符号

    图中:  为置数端, 为加计数端,  为减计数端,  为非同

    步进位输出端,  为非同步借位输出端, P0、P1、P2、P3

    为计数器输入端,  为清除端, Q0、Q1、Q2、Q3 为数据输出端。

    输入 输出

     

     

    4) 利用两片 74HC192分别作为六十进制计数器的高位和低

    位,分别与数码管连接。 把其中的一个芯片连接构成十

    进制计数器,另一个通过一个与门器件构成一个六进制

    计数器。

    1. 如下图:

          

         1.2  555定时器

             秒信号发生电路由集成电路555定时器与RC组成的多谐振荡器构成。需要的芯片有集成电路555定时器,还有电阻和电容。

        

     

    2、仿真图

     

     

        

    五、实验总结、建议和质疑

    1 遇到的问题及解决方法

    1) 在设计过程中我查阅了大量的资料,了解了许多关于

    计数器设计方面的问题,进一步理解了各种元器件的

    使用方法。

    2) 这次课程设计让我学到了很多,不仅掌握了简单的电

    子电路的设计与制作,也掌握了毕业设计写作的方法

    和格式。在制作电路时,我深深体会到连接电路时一

    定要认真仔细,每一步骤都要认真分析。

    3) 本次课程设计也反映出很多问题,比如竞争—冒险现

    象是很常见的,并且消除此现象并不是很容易,尤其

    是对结构复杂的电路而言,往往消除了一处竞争—冒

    险现象,又产生了另一处,此问题需要我以后多加注

    意。

    2 实验的体会与收获

    1) 本设计原理简单,结构清晰,较为容易仿真成功。

    从本次课程设计中使我获益匪浅,

    2) 在实验过程中要用心面对每一个问题,通过不断的

    努力去解决这些问题 .在解决设计问题的同时自己

    也在其中有所收获。

    3) 首先使我对数电这门课程有了更深的体会,通过对

    60进制计数器的设计使我将以前所学的理论知识运

    用到实际中去,使用 Proteus 软件进行仿真,使我

    找到了很多以前没有完全理解的知识,通过再次查

    找资料,我又学会了很多。

    4) 通过这次设计我深刻感到自己的知识十分有限,在

    以后的课程学习中一定要认真学习理论知识,充实

    自己

    1. 建议与质疑
    1. 电路还可以用74LS160进行级联从而达到加法计数的目的
    2. 电路还可以更加简便,达到我们的目的

     

     

    • 实验目的

       1.1 计数器设计目的

    1) 每隔 1s,计数器增 1;能以数字形式显示时间。

    2) 熟练掌握计数器的各个部分的结构。

    3) 计数器间的级联。

    4) 不同芯片也可实现六十进制。

    1.2 计数器设计组成

    1) 用两个 74ls192芯片和一个与非门实现。

    2) 当定时器递增到 59 时,定时器会自动返回到 00 显示,然

    后继续计时。

    3) 两个芯片间的级联

     

    • 实验设备与器件

      

    序号

    名称

    数量

    用途

    U1、U2

    CD4511

    2

    对数码管进行编码

    U3、U4

    74HC192

    2

    级联构成60进制加法计数器

    U5

    74LS08

    1

    对60进制进行选择

    U6

    555定时器

    1

    进行秒定时

    R1、R2

    电阻

    2

     

    C1、C2

    电容

     

     

     

    DCD-HEX

    2

    显示计数

     

     

     

     

     

     

     

     

     

     

     

     

     

      三、实验预习**

    1学习74HC192如何进行级联,已经如何进行00~59的计数

    2了解CD4511如何进行编码,以及它与数码管之间的连接

    3学习555定时器的使用,以及选择合适的电容与电阻,从而达到秒定时的功能

     

     

     

     

     

    四、实验操作内容及步骤

     

    1. 电路设计的思路

        1.174HC192的级联

    1) 芯片介绍: 74HC192 为加减可逆十进制计数器, CPU

    端是加计数器时钟信号, CPD 是减计数时钟信号 RD=1

    时无论时钟脉冲状态如何, 直接完成清零功能。RD=0,

    LD=0 时,无论时钟脉冲状态如何, 输入信号将立即被

    送入计数器的输出端,完成预置数功能。

    2) 十进制可逆计数器 74HC192引脚图管脚及功能表

    3) 74HC192是同步十进制可逆计数器, 它具有双时钟输入,

    并具有清除和置数等功能, 其引脚排列及逻辑符号如下

    所示:

     

    图  74LS192 的引脚排列及逻辑符号

    (a)引脚排列 (b) 逻辑符号

    图中:  为置数端, 为加计数端,  为减计数端,  为非同

    步进位输出端,  为非同步借位输出端, P0、P1、P2、P3

    为计数器输入端,  为清除端, Q0、Q1、Q2、Q3 为数据输出端。

    输入 输出

     

     

    4) 利用两片 74HC192分别作为六十进制计数器的高位和低

    位,分别与数码管连接。 把其中的一个芯片连接构成十

    进制计数器,另一个通过一个与门器件构成一个六进制

    计数器。

    1. 如下图:

          

         1.2  555定时器

             秒信号发生电路由集成电路555定时器与RC组成的多谐振荡器构成。需要的芯片有集成电路555定时器,还有电阻和电容。

        

     

    2、仿真图

     

     

        

    五、实验总结、建议和质疑

    1 遇到的问题及解决方法

    1) 在设计过程中我查阅了大量的资料,了解了许多关于

    计数器设计方面的问题,进一步理解了各种元器件的

    使用方法。

    2) 这次课程设计让我学到了很多,不仅掌握了简单的电

    子电路的设计与制作,也掌握了毕业设计写作的方法

    和格式。在制作电路时,我深深体会到连接电路时一

    定要认真仔细,每一步骤都要认真分析。

    3) 本次课程设计也反映出很多问题,比如竞争—冒险现

    象是很常见的,并且消除此现象并不是很容易,尤其

    是对结构复杂的电路而言,往往消除了一处竞争—冒

    险现象,又产生了另一处,此问题需要我以后多加注

    意。

    2 实验的体会与收获

    1) 本设计原理简单,结构清晰,较为容易仿真成功。

    从本次课程设计中使我获益匪浅,

    2) 在实验过程中要用心面对每一个问题,通过不断的

    努力去解决这些问题 .在解决设计问题的同时自己

    也在其中有所收获。

    3) 首先使我对数电这门课程有了更深的体会,通过对

    60进制计数器的设计使我将以前所学的理论知识运

    用到实际中去,使用 Proteus 软件进行仿真,使我

    找到了很多以前没有完全理解的知识,通过再次查

    找资料,我又学会了很多。

    4) 通过这次设计我深刻感到自己的知识十分有限,在

    以后的课程学习中一定要认真学习理论知识,充实

    自己

    1. 建议与质疑
    1. 电路还可以用74LS160进行级联从而达到加法计数的目的
    2. 电路还可以更加简便,达到我们的目的

     

     

     

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  • 本电路用同步十进制加法计数电路和同步六进制加法计数器电路的有机组合, 实现了六十进制加法计数器的功能. 通过该例子的设计, 可对同步N进制加法计数器输出Y的设定有进一步的认识.
  • 4进制加法计数器 VHDl

    2011-05-25 10:52:13
    4进制加法计数器 VHDL 实验 4进制加法计数器 4进制加法计数器
  • 同步10进制加法计数器实验电路multisim源文件,multisim10及以上版本可以正常打开仿真,是教材上的电路,可以直接仿真,方便大家学习。
  • 基于Multisim软件的同步10进制加法计数器,采用的芯片是74ls76D,Multisim软件是10以上均可以使用
  • 本电路实现了同步八进制加法计数器的功能: 电路能准确地按照八进制加法计数的规律进行计数. 读者应深刻理解本例的分析和设计过程, 以为日后设计更为复杂的同步时序逻辑电路打下基础.
  • 本电路实现了同步十六进制加法计数器的功能: 电路能准确地按照十六进制加法计数的规律进行计数. 读者应深刻理解本例的分析和设计过程, 以为日后设计更为复杂的同步时序逻辑电路打下基础.
  • 本电路实现了同步七进制加法计数器的功能: 电路能准确地按照七进制加法计数的规律进行计数. 读者应深刻理解本例的分析和设计过程, 以为日后设计更为复杂的同步时序逻辑电路打下基础.
  • 本电路实现了同步十二进制加法计数器的功能. 该电路的设计是为了给电子钟模型电路提供技术支持, 初学同步时序逻辑电路的朋友应仔细推敲该例的设计, 以更快地掌握同步时序逻辑电路地设计方法.
  • 本电路实现了同步三十二进制加法计数器的功能: 电路能准确地按照三十二进制加法计数的规律进行计数. 读者应深刻理解本例的分析和设计过程, 以为日后设计更为复杂的同步时序逻辑电路打下基础.
  • 在之前对于同步计数器的... 我们通过同步十进制加法计数器和同步六进制加法计数器的有机组合来看一下这其中的奥妙. 对于同步十进制加法计数器的设计, 我们都知道在1001->0000时, Y由0->1: 那么问题来了, 究...

            在之前对于同步计数器的设计中, 我从未验证过输出Y对于下一位(较高位)计数器的影响. 之前对于计数器的输出Y值的设定就有一定的疑惑, 今日终于有了更进一步的理解. 我们通过同步十进制加法计数器和同步六进制加法计数器的有机组合来看一下这其中的奥妙.

            对于同步十进制加法计数器的设计, 我们都知道在1001->0000时, Y由0->1: 那么问题来了, 究竟是电路状态为1001时Y=1还是电路状态为0000时Y=1呢——我的课本上告诉我是1001. 可真正将该结论应用到实际中时, 我发现, 这是错误的: 若按书上的思路来, 电路状态来到08后, 会变到19, 而后再变为10(这很显然是不对的); 电路状态在18、28、38、48、58时都会面临这一问题. 

            根据出现的问题, 我将同步十进制加法计数器部分的输出Y改为Y=Q3n'Q2n'Q1n'Q0n', 再模拟电路波形后发现, 上述问题已不存在. 吸取了这一教训后, 我又将同步六进制加法计数器部分的输出Y改为Y=Q2n'Q1n'Q0n'. 

            当然, 我也只是用multisim7模拟了电路的运行情况, 并不是真正意义上的运行, 所以我的结论有可能不完全正确, 还请各位朋友帮我分析这一问题, 在这向提供宝贵意见的朋友们表示衷心的感谢!

            最后, 我们来看一下该如何有机组合这两个电路. 

            (1)准备好统一使用上升沿触发的D触发器构成的同步十进制加法计数电路,

            (2)准备好统一使用上升沿触发的D触发器构成的同步六进制加法计数电路,

            (3)将信号发生器的输出端接到每个同步十进制加法计数电路中的D触发器的CLK端,

            (4)将同步十进制加法计数电路的输出Y接到每个同步六进制加法计数电路中的D触发器的CLK端,

            (5)用两个4输入数码管, 实时显示两个电路的状态.

            由于电路版图过大, 下面只展示电路图的缩略版本, 若想获取更加详细的电路图, 可从本博客的资源中找到该电路的详细设计过程及电路逻辑图.

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  • 本电路实现了同步四进制加法计数器的功能: 电路能准确地按照四进制加法计数的规律进行计数. 读者应深刻理解本例的分析和设计过程, 以为日后设计更为复杂的同步时序逻辑电路打下基础.
  • 本电路实现了同步十进制加法计数器的功能: 电路能准确地按照十进制加法计数的规律进行计数. 读者应深刻理解本例的分析和设计过程, 以为日后设计更为复杂的同步时序逻辑电路打下基础.
  • 本电路实现了同步十进制加法计数器的功能: 电路能准确地按照十进制加法计数的规律进行计数. 读者应深刻理解本例的分析和设计过程, 以为日后设计更为复杂的同步时序逻辑电路打下基础.
  • 同步10进制加法计数器74LS160实验电路multisim源文件,multisim10及以上版本可以正常打开仿真,是教材上的电路,可以直接仿真,方便大家学习。
  • 进制加法计数器原理、实验内容 测试方法
  • 用T'触发器构成的异步二进制加法计数器实验电路multisim源文件,multisim10及以上版本可以正常打开仿真,是教材上的电路,可以直接仿真,方便大家学习。
  • 经典同步时序逻辑电路分析汇总(第一道)(同步三进制加法计数器) 因为这篇文章是电路分析,所以分析流程与设计的流程是反着的,但整体没影响。总的来说就不用分析时钟信号,直接按照套路来:画出电路的状态转

    异步和同步的概念简单的说就是时钟信号是不是同一个,但是异步的下一级时钟信号到底是接上一级的正输出还是反输出,一定要接上一级的输出吗?这些问题一直困扰着我对异步的理解。回过看才发现我看的都是同一个博主的文章,不得不说这些文章思路真的很清晰。以下便是我基于这位博主文章的三进制计数器的学习记录。

    同步三进制加法计数器:

    经典同步时序逻辑电路分析汇总(第一道)(同步三进制加法计数器)

    因为这篇文章是电路分析,所以分析流程与设计的流程是反着的,但整体没影响。总的来说就不用分析时钟信号,直接按照套路来:画出电路的状态转换图和时序图——写出电路的驱动方程、状态方程和输出方程——连接电路

    异步三进制加法计数器:

    首先我是先学习了博主的这两篇文章:
    异步时序逻辑电路设计方法(统一使用上升沿触发的触发器)
    异步十二进制加法计数器(统一使用上升沿触发的D触发器)设计
    其实看这两篇文章并跟着分析一遍完全就可以理解异步。可当我用这种方法来设计异步三进制加法器时发现出现了问题。
    在这里插入图片描述
    按照文章中的的分析办法,Q2从1变为0的那次跳变是发生在时钟的上升沿且Q1并没有发生改变,因此并不能用Q1来作为Q2的时钟信号,那这样Q2就得与Q1用同一时钟,就成了同步了。

    为什么会出现这样的情况,经过分析,不难发现问题就出在Q1应该在Q2的那个从1变为0的跳变时有个下降沿(能是上升沿吗?我认为不能,因为上次Q2的跳变就发生在Q1的下降沿)

    那为什么会少一个下降沿(准确的说应该时上升沿)。
    因为它是奇数次模值计数。导致最后一个计数回到起始状态时它会有两个连续的低电平状态。
    所以想通过这样方法是没办法让它三个状态的循环。

    再次经过分析后(哈哈哈)为什么我不能用后面74163、161那一系列的清零的方法呢,到3的时候就让它清零。经过实验仿真也证明这种方法是可行的。

    下面是电路图和仿真结果

    电路图
    在这里插入图片描述
    电路连接整体思路就是构造一个异步四进制计数器,然后将Q1反和Q2正与非连起来接到两个清零信号。

    小经验:如果用的是时钟的上升沿触发,异步连接时都是上级的Q反接下一级的时钟

    展开全文
  • 基于verilog HDL编写的分别显示个位和十位的十二进制加法计数器,压缩包里有vwf时序波形和最简单的testbench测试代码
  • 4位同步二进制加法计数器74LS161实验电路multisim源文件,multisim10及以上版本可以正常打开仿真,是教材上的电路,可以直接仿真,方便大家学习。
  • 用74160以同步置数法实现了同步六进制加法计数器的功能. 掌握74160的应用方法对于提升电路设计效率有着十分重要的作用.
  • 两片74160加上进位输出电路, 构成异步一百进制加法计数器. 读者应先掌握单片74160的使用方法, 再进行该电路的学习.
  • 学会十进制加法计数器设计,为复杂时序逻辑电路的设计打基础。 实验预习: 掌握十进制加法计数器的设计原理; 同步、异步电路的实现; if语句的用法。 实验讲解1: D触发器和锁存器的VerilogHDL描述: module...
  • 本电路实现了异步六进制加法计数器的功能. 该设计思路用观察时序图的方式求出时钟方程, 再根据时钟取值修改状态表, 之后再求出状态激励方程(D触发器).
  • 用T'触发器构成的同步2进制加法计数器4520实验电路multisim源文件,multisim10及以上版本可以正常打开仿真,是教材上的电路,可以直接仿真,方便大家学习。
  • 本电路实现了异步十二进制加法计数器的功能. 该设计思路用观察时序图的方式求出时钟方程, 再根据时钟取值修改状态表, 之后再求出状态激励方程(D触发器).
  • 本电路实现了异步十四进制加法计数器的功能. 该设计思路用观察时序图的方式求出时钟方程, 再根据时钟取值修改状态表, 之后再求出状态激励方程(D触发器).
  • 之前和大家介绍了如何用74160ENT引脚设计法接成100进制加法计数电路, 下面我将解析该如何用74160ENT引脚... 之前已经分析过100进制加法计数器的设计过程, 所以低两位74160的接法可直接从之前的博客中获取. 这里的...
  • 一个简单的五进制加法计数器

    千次阅读 2020-04-04 21:47:58
    一个简单的五进制加法计数器 1.1 verilog代码 module counter_fsm(clk,rst_n,Z); input clk,rst_n; output reg Z; reg [2:0] pre_state,next_state; parameter s0=3’b000,s1=3’b001,s2=3’b010,s3=3’b011,s4=3’...

空空如也

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6进制加法计数器