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  • pcie总线带宽

    千次阅读 2019-12-03 14:33:57
    总线带宽简介 在计算机系统中,总线的作用就好比是人体中的神经系统,它承担的是所有数据传输的职责,而各个子系统间都必须藉由总线才能通讯,例如,CPU和北桥间有前端总线、北桥与显卡间为AGP总线、芯片组间有南...

    总线带宽简介

    在计算机系统中,总线的作用就好比是人体中的神经系统,它承担的是所有数据传输的职责,而各个子系统间都必须藉由总线才能通讯,例如,CPU和北桥间有前端总线、北桥与显卡间为AGP总线芯片组间有南北桥总线,各类扩展设备通过PCI、PCI-X总线与系统连接;主机外部设备的连接也是通过总线进行,如流行的USB 2.0、IEEE1394总线等等,一句话,在一部计算机系统内,所有数据交换的需求都必须通过总线来实现!

    按照工作模式不同,总线可分为两种类型,一种是并行总线,它在同一时刻可以传输多位数据,好比是一条允许多辆车并排开的宽敞道路,而且它还有双向单向之分;另一种为串行总线,它在同一时刻只能传输一个数据,好比只容许一辆车行走的狭窄道路,数据必须一个接一个传输、看起来仿佛一个长长的数据串,故称为“串行”。

    并行总线和串行总线的描述参数存在一定差别。对并行总线来说,描述的性能参数有以下三个:总线宽度、时钟频率、数据传输频率。其中,总线宽度就是该总线可同时传输数据的位数,好比是车道容许并排行走的车辆的数量;例如,16位总线在同一时刻传输的数据为16位,也就是2个字节;而32位总线可同时传输4个字节,64位总线可以同时传输8个字节......显然,总线的宽度越大,它在同一时刻就能够传输更多的数据。不过总线的位宽无法无限制增加。

    总线的带宽指的是这条总线在单位时间内可以传输的数据总量,它等于总线位宽与工作频率的乘积。例如,对于64位、800MHz的前端总线,它的数据传输率就等于64bit×800MHz÷8(Byte)=6.4GB/s;32位、33MHz PCI总线的数据传输率就是32bit×33MHz÷8=132MB/s,等等,这项法则可以用于所有并行总线上面——看到这里,读者应该明白我们所说的总线带宽指的就是它的数据传输率。

    对串行总线来说,带宽和工作频率的概念与并行总线完全相同,只是它改变了传统意义上的总线位宽的概念。在频率相同的情况下,并行总线比串行总线快得多,那么,为什么各类并行总线反而要被串行总线接替呢?原因在于并行总线虽然一次可以传输多位数据,但它存在并行传输信号间的干扰现象,频率越高、位宽越大,干扰就越严重,因此要大幅提高现有并行总线的带宽是非常困难的;而串行总线不存在这个问题,总线频率可以大幅向上提升,这样串行总线就可以凭借高频率的优势获得高带宽。

    而为了弥补一次只能传送一位数据的不足,串行总线常常采用多条管线(或通道)的做法实现更高的速度——管线之间各自独立,多条管线组成一条总线系统,从表面看来它和并行总线很类似,但在内部它是以串行原理运作的。对这类总线,带宽的计算公式就等于“总线频率×管线数”,这方面的例子有PCI Express和HyperTransport,前者有×1、×2、×4、×8、×16和×32多个版本,在第一代PCI Express技术当中,单通道的单向信号频率可达2.5GHz,我们以×16举例,这里的16就代表16对双向总线,一共64条线路,每4条线路组成一个通道,二条接收,二条发送。这样可以换算出其总线的带宽为2.5GHz×16/10=4GB/s(单向)。除10是因为每字节采用10位编码。

    GT/S与Gbps的定义

    GT/s —— Giga Transmissionper second (千兆传输/秒),即每一秒内传输的次数。重点在于描述物理层通信协议的速率。

    Gbps —— Giga Bits Per Second (千兆位/秒)。

    GT/s 与Gbps 之间不存在成比例的换算关系。GT/s着重描述端口的速率属性,可以不和链路宽度等关联,这样来描述“可以进行链路宽度扩展”的高速串行接口更为合适一些。 需要结合具体的物理层通信协议来分析。

    举例

    例如:PCI-e2.0 协议支持 5.0 GT/s, 即每一条Lane 上支持每秒钟内传输 5G个bit;但这并不意味着 PCIe 2.0协议的每一条Lane支持 5Gbps 的速率。为什么这么说呢? 因为PCIe 2.0 的物理层协议中使用的是 8b/10b的编码机制。 即每传输8个bit,需要发送10个bit;这多出的2个bit并不是对上层有意义的信息。 那么, PCIe 2.0协议的每一条Lane支持 5 * 8 / 10 = 4Gbps 的速率。 以一个PCIe 2.0 x8的通道为例,x8的可用带宽为 4 * 8 = 32 Gbps。

    例如:第二代PCI Express接口(简称 PCIe Gen2)的速率属性为5.0GTs,这样的描述主要说明的是每条PCIe Gen2的Lane(Serdes)每秒可以完成5.0G bit的数据传输这一属性,无论对于宽度为x1、x2、x4、x8的PCIe Gen2接口都是适用的。而如果笼统的说“PCIe Gen2的速率为5.0GT/s,则显得不太合适,因为对于一个x8的PCIe Gen2链路来说,它的8个Lane加在一起真正的数据传输能力实际可以达到40GT/s!同理,说PCIe Gen3接口的速率为8.0GT/S也是类似的意思。

    pcie总线带宽

    PCIe链路可以由多条Lane组成,目前PCIe链路可以支持1、2、4、8、12、16和32个Lane,即×1、×2、×4、×8、×12、×16和×32宽度的PCIe链路。每一个Lane上使用的总线频率与PCIe总线使用的版本相关。

    第1个PCIe总线规范为V1.0,之后依次为V1.0a,V1.1,V2.0和V2.1。目前PCIe总线的最新规范为V2.1,而V3.0正在开发过程中,预计在2010年发布。不同的PCIe总线规范所定义的总线频率和链路编码方式并不相同,如表4‑1所示。

    4‑1PCIe总线规范与总线频率和编码的关系

    PCIe总线规范

    总线频率[1]

    单Lane的峰值带宽

    编码方式

    1.x

    1.25GHz

    2.5GT/s

    8/10b编码

    2.x

    2.5GHz

    5GT/s

    8/10b编码

    3.0

    4GHz

    8GT/s

    128/130b编码

     

    如上表所示,不同的PCIe总线规范使用的总线频率并不相同,其使用的数据编码方式也不相同。PCIe总线V1.x和V2.0规范在物理层中使用8/10b编码,即在PCIe链路上的10 bit中含有8 bit的有效数据;而V3.0规范使用128/130b编码方式,即在PCIe链路上的130 bit中含有128 bit的有效数据。

    由上表所示,V3.0规范使用的总线频率虽然只有4GHz,但是其有效带宽是V2.x的两倍。下文将以V2.x规范为例,说明不同宽度PCIe链路所能提供的峰值带宽,如表4‑2所示。

     4‑2PCIe总线的峰值带宽

    PCIe总线的数据位宽

    ×1

    ×2

    ×4

    ×8

    ×12

    ×16

    ×32

    峰值带宽(GT/s)

    5

    10

    20

    40

    60

    80

    160

    由上表所示,×32的PCIe链路可以提供160GT/s的链路带宽,远高于PCI/PCI-X总线所能提供的峰值带宽。而即将推出的PCIe V3.0规范使用4GHz的总线频率,将进一步提高PCIe链路的峰值带宽。

    在PCIe总线中,使用GT(Gigatransfer)计算PCIe链路的峰值带宽。GT是在PCIe链路上传递的峰值带宽,其计算公式为总线频率×数据位宽×2。

     

     

     

     

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  • pcie cpu gpu bandwidth bus

    2019-09-12 17:14:17
    前端总线(FSB),它在CPU和内存控制器之间传输数据; 直接媒体接口(DMI),它是英特尔集成内存控制器和计算机主板上的英特尔I/O控制器中心之间的点对点互连;用于主板上南桥芯片和北桥芯片之间的连接。DMI与PCIe...

    总线是在计算机部件之间或计算机之间传输数据的子系统。 类型包括:

    前端总线(FSB),它在CPU和内存控制器之间传输数据;

    直接媒体接口(DMI),它是英特尔集成内存控制器和计算机主板上的英特尔I/O控制器中心之间的点对点互连;用于主板上南桥芯片北桥芯片之间的连接。DMI与PCIe总线共享了大量的技术特性,像是多通道、差分信号、点对点连线、全双工8b/10b编码等。大部分DMI的通信布局类似于PCIe x4规格。DMI 3.0于2015年8月发布,每通道可拥有最大8GT/s的吞吐量(8750H的总线速度),x4规格时有3.93GB/s的带宽。也用于CPU与PCH的连接。

    快速通道互连(QPI),它是CPU和集成内存控制器之间的点对点互连。

    在传统架构中,前端总线充当CPU与系统中所有其他设备(包括主存储器)之间的直接数据链路。在基于HyperTransport和QPI的系统中,系统存储器通过集成在CPU 中的内存控制器独立访问,留下HyperTransport或QPI链路上的带宽用于其他用途。这增加了CPU设计的复杂性,但在多处理器系统中提供了更高的吞吐量和出色的扩展性。Core i7-8750H就使用的IMC,如下所示

    集成内存控制器

    最大类型DDR4-2666,LPDDR3-2133
    支持ECC
    最大内存64 GiB
    控制器1
    通道2
    宽度64位
    最大带宽(39.74 GiB / s?)
    41.8 GB/s
    带宽

     19.87 GiB / s

    双通道 39.74 GiB / s

    其中最大带宽是处理器可以从半导体存储器读取数据或将数据存储到半导体存储器中的最大速率(以GB/s为单位)。

    对于8750H和CM246芯片组,都基于coffee lake架构,架构框图如下:

    该芯片组PCH 上有多达 30 个高速 I/O 通道,

    概览图如下:

    Coffee Lake系统芯片由五个主要组件组成:CPU ,LLC,环形互连,系统代理集成显卡。自2011年推出Sandy Bridge以来,Coffee Lake是英特尔主流微体系结构的最大变化。2006年,英特尔推出了第一款主流四核处理器Core 2 Extreme QX6700,该处理器基于Kentsfield核心。 这些四核处理器由两个独立的管芯组成,这些管芯在多芯片封装中互连。前端总线用作芯片到芯片(die-to-die)的链接,后来到Penryn平台这种配置并没有改变,直到2008年推出基于Nehalem微体系结构的Core i7,Nehalem将所有四个内核整合到一个芯片上并进行大量更改,特别是增强uncore(现在称为系统代理)。 Core i7-980X也是第一款六核用户芯片。

    SoC整体概览(hexa):

    单核框图:

    随着2011年Sandy Bridge的推出,整个系统架构进行了重新设计。 Sandy Bridge的一个特殊目标是其可配置性。 英特尔希望能够在多个细分市场中使用单一设计,而无需在多个物理设计上花费额外资源。其模块化的很大一部分来自Sandy Bridge实现的环形互连(Last Level Cache)。  该环允许英特尔在Sandy Bridge中集成System Agent和集成显卡。

    这些组件中的每一个都有自己的环代理(除了单个核心),允许在GPU,SA以及各个核心和高速缓存之间有效地传输数据。 最终结果是一个完整的片上系统(SoC)在单个裸片上有四个内核和一个12 EU GPU。

    由于Coffee Lake采用了英特尔第三代增强型14nm成熟工艺,,因此英特尔可以将核心数量从4核增加到6核。 现有的环形互连专门设计用于支持此配置。 除了两个添加的核心之外,还有两个额外的LLC切片。

    coffee lake环示意图:

    新的十一代cpu架构:

     

    注:

    工艺制造中lot指按某种方式生成的硅柱状体,将这些lot切成薄片就称为wafer,wafer是进行集成电路制造的基板,一般以直径来区分,8寸、10寸,12寸等,或者以毫米来区分。直径越大材料的利用率越高,因为在wafer的周边由于弧形的关系是没法利用的 。在wafer上根据需要划分不同的区域,每个区域用于生产特定功能的芯片,称之为die。总的来说,Die或CPU Die指的是处理器在生产过程中,从晶圆(Silicon Wafer)上切割下来的一个个小方块(常见CPU芯片都是方形),在切割下来之前,每个小方块(Die)都需要经过各种加工,将电路逻辑刻到该Die上面。die-to-die即芯片对芯片。

    对于主流的CPU厂商Intel和AMD而言,他们会将1个或者N个CPU Die封装起来形成一个CPU Package,有时候也叫作CPU Socket。

    一台8750H的laptop测试:

     

    PCI-E

    Peripheral Component Interconnect Express(或PCIe)是一种高速串行计算机扩展总线标准,用于将硬件设备连接到计算机。 不同的PCI Express版本支持不同的数据速率。

    PCI Express 总线性能

    PCI E

    版本

    推出

    Line

    编码

    原始

    传输率

    带宽

    ×1

    ×2

    ×4

    ×8

    ×16

    1.0

    2003

    8b/10b

    2.5 GT/s

    250 MB/s

    0.50 GB/s

    1.0 GB/s

    2.0 GB/s

    4.0 GB/s

    2.0

    2007

    8b/10b

    5.0 GT/s

    500 MB/s

    1.0 GB/s

    2.0 GB/s

    4.0 GB/s

    8.0 GB/s

    3.0

    2010

    128b/130b

    8.0 GT/s

    984.6 MB/s

    1.97 GB/s

    3.94 GB/s

    7.88 GB/s

    15.8 GB/s

    4.0

    2017

    128b/130b

    16.0 GT/s

    1969 MB/s

    3.94 GB/s

    7.88 GB/s

    15.75 GB/s

    31.5 GB/s

    5.0

    2019

    NRZ 128b/130b

    32.0 GT/s

    3938 MB/s

    7.88 GB/s

    15.75 GB/s

    31.51 GB/s

    63.0 GB/s

    6.0

    2021

    PAM4 & FEC 128b/130b

    64.0 GT/s

    7877 MB/s

    15.75 GB/s

    31.51 GB/s

    63.02 GB/s

    126.03 GB/s

     

    我们看到X1,X2,X4…是指PCIe连接的通道数(Lane)。

    PCI-E串行总线带宽(MB/s) = 串行总线时钟频率(MHz)x串行总线位宽(bit/8 = B)x 串行总线管线x 编码方式x 每时钟传输几组数据(cycle),例:双工PCI-E 1.0 X1,其带宽 = 2500x1/8x1x8/10x1x2=500 MB/s。

    两个设备之间的PCIe连接,叫做一个Link,如下图所示:

    PCI-e是全双工,发送和接收可以同时进行,而且没有时钟线,它是采用8/10和128/130的编码方式把时钟编入传输信号内的。PCI-e3.0可是工作在4Ghz的频率上。PCIe链路使用串行方式进行数据传送,然而在芯片内部,数据总线仍然是并行的,因此PCIe链路接口需要进行串并转换,这种串并转换将产生较大的延时。除此之外PCIe总线的数据报文需要经过事务层、数据链路层和物理层,这些数据报文在穿越这些层次时,也将带来延时。在4Ghz的频率下,任何一点延时都会带来问题。

    两个PCIe设备之间,有专门的发送和接收通道,数据可以同时往两个方向传输,PCIe spec称这种工作模式为双单工模式(dual-simplex)。前面PCIe带宽那张表,上面的带宽,比如PCIe3.0x1,带宽为2GB/s,是指双向带宽,即读写带宽。如果单指读或者写,该值应该减半,即1GB/s的读速度或者写速度。

    传输速率为每秒传输量GT/s,而不是每秒位数Gbps,因为传输量包括不提供额外吞吐量的开销位; 比如 PCIe 1.x和PCIe 2.x使用8b / 10b编码方案,导致占用了20% (= 2/10)的原始信道带宽。

    GT/s —— Giga transation per second (千兆传输/秒),即每一秒内传输的次数。重点在于描述物理层通信协议的速率属性,可以不和链路宽度等关联。GT/s 与Gbps 之间不存在成比例的换算关系。

    PCIe 吞吐量(可用带宽)计算方法:

    吞吐量 = 传输速率 *  编码方案

    例如:PCI-e2.0 协议支持 5.0 GT/s,即每一条Lane 上支持每秒钟内传输 5G个Bit;但这并不意味着 PCIe 2.0协议的每一条Lane支持 5Gbps 的速率。因为PCIe 2.0 的物理层协议中使用的是 8b/10b 的编码方案。 即每传输8个Bit,需要发送10个Bit。

    那么, PCIe 2.0协议的每一条Lane支持 5 * 8 / 10 = 4 Gbps = 500 MB/s 的速率。

    以一个PCIe 2.0 x8的通道为例,x8的可用带宽为 4 * 8 = 32 Gbps = 4 GB/s。

    经检测,该laptop使用的m.2280的nvme接口为PCI-E 2.0x4,速率2GB/s,而北桥除了内存控制器之外,还有1050Ti显卡使用了PCI-E 2.0x16的控制器,速率8GB/s。

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  • CPU总线带宽与内存带宽匹配

    千次阅读 2009-07-15 16:12:00
    外频外频是由主板为CPU提供的基准时钟频率,一般常见的有100、133、166、200。我们说的FSB(Front System Bus)指的是系统前端总线,它是处理器与主板北桥芯片或内存控制集线器之间的数据通道,常见频率有400、333、...

    外频
    外频是由主板为CPU提供的基准时钟频率,一般常见的有100、133、166、200。我们说的FSB(Front System Bus)指的是系统前端总线,它是处理器与主板北桥芯片或内存控制集线器之间的数据通道,常见频率有400、333、533、800。
    作为新手不必掌握那么多概念性的东西,只要记住以下几个公式:
    主频=外频*倍频(MHz)
    IntelCPU前端总线=外频*4(MHz)
    AMDCPU前端总线=外频*2(MHz)
    CPU数据带宽=前端总线*8(MB/s)
    内存带宽=内存等效工作频率*8(MB/s)

    前端总线频率 

        总线是将信息以一个或多个源部件传送到一个或多个目的部件的一组传输线。通俗的说,就是多个部件间的公共连线,用于在各个部件之间传输信息。人们常常以MHz表示的速度来描述总线频率。总线的种类很多,前端总线的英文名字是Front Side Bus,通常用FSB表示,是将CPU连接到北桥芯片的总线。计算机的前端总线频率是由CPU和北桥芯片共同决定的。 

          北桥芯片负责联系内存、显卡等数据吞吐量最大的部件,并和南桥芯片连接。CPU就是通过前端总线(FSB)连接到北桥芯片,进而通过北桥芯片和内存、显卡交换数据。前端总线是CPU和外界交换数据的最主要通道,因此前端总线的数据传输能力对计算机整体性能作用很大,如果没足够快的前端总线,再强的CPU也不能明显提高计算机整体速度。数据传输最大带宽取决于所有同时传输的数据的宽度和传输频率,即数据带宽=(总线频率×数据位宽)÷8。目前PC机上所能达到的前端总线频率有266MHz、333MHz、400MHz、533MHz、800MHz几种,最高到1066MHz。前端总线频率越大,代表着CPU与北桥芯片之间的数据传输能力越大,更能充分发挥出CPU的功能。现在的CPU技术发展很快,运算速度提高很快,而足够大的前端总线可以保障有足够的数据供给给CPU,较低的前端总线将无法供给足够的数据给CPU,这样就限制了CPU性能得发挥,成为系统瓶颈。 

    外频与前端总线频率的区别
          前端总线的速度指的是CPU和北桥芯片间总线的速度,更实质性的表示了CPU和外界数据传输的速度。而外频的概念是建立在数字脉冲信号震荡速度基础之上的,也就是说,100MHz外频特指数字脉冲信号在每秒钟震荡一万万次,它更多的影响了PCI及其他总线的频率。之所以前端总线与外频这两个概念容易混淆,主要的原因是在以前的很长一段时间里(主要是在Pentium 4出现之前和刚出现Pentium 4时),前端总线频率与外频是相同的,因此往往直接称前端总线为外频,最终造成这样的误会。随着计算机技术的发展,人们发现前端总线频率需要高于外频,因此采用了QDR(Quad Date Rate)技术,或者其他类似的技术实现这个目的。这些技术的原理类似于AGP的2X或者4X,它们使得前端总线的频率成为外频的2倍、4倍甚至更高,从此之后前端总线和外频的区别才开始被人们重视起来,目前的主流产品均采用这些技术。
    DDR和DDR2内存说明
    DDR传输标准  
          严格的说DDR应该叫DDR SDRAM,人们习惯称为DDR,部分初学者也常看到DDR SDRAM,就认为是SDRAM。DDR SDRAM是Double Data Rate SDRAM的缩写,是双倍速率同步动态随机存储器的意思。DDR内存是在SDRAM内存基础上发展而来的,仍然沿用SDRAM生产体系,因此对于内存厂商而言,只需对制造普通SDRAM的设备稍加改进,即可实现DDR内存的生产,可有效的降低成本。
          SDRAM在一个时钟周期内只传输一次数据,它是在时钟的上升期进行数据传输;而DDR内存则是一个时钟周期内传输两次次数据,它能够在时钟的上升期和下降期各传输一次数据,因此称为双倍速率同步动态随机存储器。DDR内存可以在与SDRAM相同的总线频率下达到更高的数据传输率。 与SDRAM相比:DDR运用了更先进的同步电路,使指定地址、数据的输送和输出主要步骤既独立执行,又保持与CPU完全同步;DDR使用了DLL(Delay Locked Loop,延时锁定回路提供一个数据滤波信号)技术,当数据有效时,存储控制器可使用这个数据滤波信号来精确定位数据,每16次输出一次,并重新同步来自不同存储器模块的数据。DDR本质上不需要提高时钟频率就能加倍提高SDRAM的速度,它允许在时钟脉冲的上升沿和下降沿读出数据,因而其速度是标准SDRA的两倍。 

          从外形体积上DDR与SDRAM相比差别并不大,他们具有同样的尺寸和同样的针脚距离。但DDR为184针脚,比SDRAM多出了16个针脚,主要包含了新的控制、时钟、电源和接地等信号。DDR内存采用的是支持2.5V电压的SSTL2标准,而不是SDRAM使用的3.3V电压的LVTTL标准。 

        DDR内存的频率可以用工作频率和等效频率两种方式表示,工作频率是内存颗粒实际的工作频率,但是由于DDR内存可以在脉冲的上升和下降沿都传输数据,因此传输数据的等效频率是工作频率的两倍。 

        PC1600如果按照传统习惯传输标准的命名,PC1600(DDR200)应该是PC200。在当时DDR内存正在与RDRAM内存进行下一代内存标准之争,此时的RDRAM按照频率命名应该叫PC600和PC800。这样对于不是很了解的人来说,自然会认为PC200远远落后于PC600,而JEDEC基于市场竞争的考虑,将DDR内存的命名规范进行了调整。传统习惯是按照内存工作频率来命名,而DDR内存则以内存传输速率命名。因此才有了今天的PC1600、PC2100、PC2700、PC3200、PC3500等(在用CPU-Z工具查看机器时,在SPD中显示的最大带宽)。 

        PC1600的实际工作频率是100 MHz,而等效工作频率是200 MHz,那么它的数据传输率就为“数据传输率=频率*每次传输的数据位数”,就是200MHz*64bit=12800Mb/s,再除以8就换算为MB为单位,就是1600MB/s,从而命名为PC1600。 

    DDR2传输标准  

          DDR2可以看作是DDR技术标准的一种升级和扩展:DDR的核心频率与时钟频率相等,但数据频率为时钟频率的两倍,也就是说在一个时钟周期内必须传输两次数据。而DDR2采用“4 bit Prefetch(4位预取)”机制,核心频率仅为时钟频率的一半、时钟频率再为数据频率的一半,这样即使核心频率还在200MHz,DDR2内存的数据频率也能达到800MHz—也就是所谓的DDR2 800。 

    目前,已有的标准DDR2内存分为DDR2 400和DDR2 533,DDR2 667和DDR2 800,其核心频率分别为100MHz、133MHz、166MHz和200MHz,其总线频率(时钟频率)分别为200MHz、266MHz、333MHz和400MHz,等效的数据传输频率分别为400MHz、533MHz、667MHz和800MHz,其对应的内存传输带宽分别为3.2GB/sec、4.3GB/sec、5.3GB/sec和6.4GB/sec,按照其内存传输带宽分别标注为PC2 3200、PC2 4300、PC2 5300和PC2 6400。

    DDR SDRAM是“Double Data Rate SDRAM”的缩写,即“双倍速率同步动态随机存储器”。与早期的SDRAM相比,DDR SDRAM内存可在时钟脉冲的上升和下降沿同时传输信号,这意味着在相同的工作频率下,DDR SDRAM的理论传输速率为SDRAM的两倍。例如:同为133MHz的工作频率,SDRAM内存可以实现1.06GB/s数据带宽,而DDR SDRAM则达到了2.1GB/s,这种DDR SDRAM内存便被称为DDR 266或PC2100,前者代表等效工作频率,后者表明了数据带宽。
      DDR2 SDRAM则在DDR SDRAM的基础上再次进行了改进,它同样可在时钟脉冲的上升和下降沿同时传输信号,但采用了4bit数据预读取方式,使得数据传输速率在DDR SDRAM的基础上翻番。例如:同为133MHz工作频率,DDR SDRAM可实现2.1GB/s数据带宽,而DDR2 SDRAM则达到4.2GB/s,
    也被称为DDR2 533或PC2 4200内存。


    DDR SDRAM与DDR2 SDRAM频率规格对比

    实际工作频率(MHZ)  规格    等效工作频率(MHZ)  数据带宽(GB/s)  传输标准
    133                DDR 266       266           2.1             PC2100
                          DDR2 533      533           4.2             PC2 4200
    166                DDR 333       333           2.7             PC2700
                          DDR2 667      667           5.3             PC2 5300
    200                DDR 400       400           3.2             PC3200
                          DDR2 800      800           6.4             PC2 6400

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  • pcie gpu cpu 速度 瓶颈

    千次阅读 2016-12-13 11:25:26
    Intel tends to launch its newest CPU architectures on it’s lowest end CPU products first. Once they are proven in lower end applications, the architecture migrates up to higher end segments months ...
    常用的接口最大速度:
    
    Common Buses and their Max Bandwidth
    PCI 132 MB/s
    AGP 8X 2,100 MB/s
    PCI Express 1x 250 [500]* MB/s
    PCI Express 2x 500 [1000]* MB/s
    PCI Express 4x 1000 [2000]* MB/s
    PCI Express 8x 2000 [4000]* MB/s
    PCI Express 16x 4000 [8000]* MB/s
    PCI Express 32x 8000 [16000]* MB/s
    USB 2.0 (Max Possible) 60 MB/s
    IDE (ATA100) 100 MB/s
    IDE (ATA133) 133 MB/s
    SATA 150 MB/s
    SATA II 300 MB/s
    SATA III [SATA 3] 600 MB/s
    Gigabit Ethernet 125 MB/s
    IEEE1394B [Firewire 800] ~100 MB/s*




    # lspci -vv
    4c:00.0 Ethernet controller: NetXen 10G Ethernet PCI Express (rev 25)
    Link: Supported Speed 2.5Gb/s, Width x8, ASPM L0s, Port 0
    Link: Latency L0s <64ns, L1 <1us
    Link: ASPM Disabled RCB 64 bytes CommClk- ExtSynch-
    Link: Speed 2.5Gb/s, Width x4








    CPU速度
    2. A host system with the newest Intel CPU architecture always delivers optimal performance


    Not always true. Intel tends to launch its newest CPU architectures on it’s lowest end CPU products first. Once they are proven in lower end applications, the architecture migrates up to higher end segments months or even years later. The problem? The lowest end, newest architecture CPUs can feature the least number of PCI-Express lanes per socket:


    CPU Core i7-5xxx? Xeon E3-1200v3/Core i7-47xx/48xx Xeon E5-1600v3, Core i7 58xx/59xx Xeon E5-2400v2 Xeon E5-2600v3
    CPU Socket Likely Socket 1150 Socket 1150 Socket 2011-3/R3 Socket 1356 Socket 2011-3/R3
    CPU Core Architecture Broadwell Haswell Haswell Ivy Bridge Haswell
    Launch Date 2015 Q2 2013 Q3 2014 Q1 2014 Q3 2014
    PCI-Express Lanes Per Motherboard Likely 16 Gen3 16 Gen3 40 Gen3 (Xeon)
    28-40 Gen3 (Core i7) 48 Gen3
    (both CPUs populated) 80 Gen3
    (both CPUs populated)
    Socket 1150 CPUs debuted in mid-2013 and were the only offering with the latest and greatest Haswell architecture for over a year; however, the CPUs available only delivered 16 PCI-Express Gen3 lanes per socket. It was tempting for some users to outfit a system with a modestly priced (and “latest”) Core i7-4700 series “Haswell” CPU during this period. However, this choice could have fundamentally hindered application performance. We’ll see this again when Intel debuts Broadwell for the same socket in 2015.




    http://timdettmers.com/2015/03/09/deep-learning-hardware-guide/
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  • 9月初的秋季新品发布会上,Intel正式推出了十一代酷睿处理器,代号Tiger Lake,这一代不仅升级了10nm SuperFin工艺,还同时升级了CPU、GPU、AI等三大系统,带来了一次性能飞跃。十一代酷睿工艺跃进:CPU、GPU、AI...
  • PCIe

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    pcie硬件描述
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  • PCIe 资料

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    2021-01-02 16:17:51
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  • PCIe】基础

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    介绍PCI/PCIe基础。
  • pcie 万兆网卡

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    pcie接口是一种高速串行计算机扩展总线标准,是高速串行点对点双通道高带宽传输,所连接的设备分配独享通道带宽,不共享总线带宽,是替代旧的PCI,PCI-X和AGP总线标准的,主要支持主动电源管理,错误报告,端对端的...
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  • PCI、PCIE

    千次阅读 2015-07-01 11:47:45
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  • PCIe基础知识

    万次阅读 2018-04-18 14:56:17
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  • PCIe学习笔记分享

    万次阅读 2014-02-26 11:39:38
     本总结随着DM8168中PCIe的学习,以及PCIe原理的学习而添加,都是一些零碎的知识点,有部分个人理解,将来温故知新用。 《PCI Express 体系结构导读》,《PCI EXpress系统体系结构标准教材》DM8168相关文档,网上...
  • 老男孩读PCIe介绍系列

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空空如也

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