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  • 74HC138&门电路设计一位全减器电路  这个是数电课本上的一个习题 (上课效率基本为0 所以只能下课 自己学点 所有的课程都是 这样  )刚明白这个题目 写下来 也让自己加深一下理解 也希望可以帮助到大家 哈哈...
      74HC138&门电路设计一位全减器电路

             这个是数电课本上的一个习题   (上课效率基本为0  所以只能下课 自己学点   所有的课程都是 这样 哭 )刚明白这个题目 写下来 也让自己加深一下理解  也希望可以帮助到大家   哈哈
        首先你得知道什么是全减器才能知道怎么做吧  Hopesun 和大家一起来说一下
    全减器的真值表如下图:
      没找到好图  凑活看吧   
    声明  : 
    Ci:
            代表来自低位的借位  (尼玛 因为智商低下的原因吧  这句话困扰了我好                 长时间  )解释一下这个2B的小问题  所谓低位的借位  就是比他低的那个位借的这一位的啦  举个例子 比如十进制  46-38   那么个位  6-8的时候 肯定要向十位4借一 位啊(借一当十嘛  )那么 个位向十位借的那个1对十位来说就是来自低位的借位啦    然后十位不就变成了 3-3了 到二进制里面也是一样啦   这个样子应该能理解了吧 
    A : 被减数  B: 减数
    Co: 表示向高位的借位信号  
    D   : 为两数之差
    好下面就按照上面说的解释一下 上面的这个真值表  
    直接看第二行吧 
    Ci: 0    A:0    B:1   Co:1  D:1     
    首先看 被减数A减去减数B为0-1  0-1啊 肯定需要借位啊   那么所以向高位借位信号Co为1  借位之后 A变成2(借一当2) 而且 Ci=0;说明他的低位没有向A借位 所以A不需要减去1  那么D=2-1-0(借位)=1
    在来一下第三行
    Ci: 0    A:1   B:0   Co   D:1   
    被减数A减去减数B为1-0  1-0啊 肯定bu需要借位啊   那么所以向高位借位信号Co为0   而且 Ci=0;说明他的低位没有向A借位 所以A不需要减去1  那么D=1-0-0(借位)=1
    最后看一个 第六行
    Ci: 1    A:0   B:1   Co :1  D:0 
    首先看 被减数A减去减数B为0-1  0-1啊 肯定需要借位啊   那么所以向高位借位信号Co为1   而且 Ci=1;说明他的低位有向A借位 所以A需要减去1  那么D=2-1-1(借位)=0
    好了就说这些  都这样说了 应该能理解这个真值表了吧  
    那么下面由真值表得到逻辑函数表达式我就直接写出答案了 
    Di=(Y1'Y2'Y4'Y7')'
    Co=(Y1'Y2'Y3'Y7')'
    至于74HC138在这里就不做介绍了  我直接给出电路图 (其实这个题目 主要是真指表的的理解 大笑
    上图了  大概就是这样了  
     
               
    还是那句话  新手一个  欢迎指正大笑奋斗
                                                                       




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  • 【HDL系列】半减器、全减器和减法器原理和设计

    万次阅读 多人点赞 2020-03-12 12:38:12
    全减器 三、减法器 四、Verilog设计 减法器可由基础的半减器和全减器模块组成,或者基于加法器和控制信号搭建。 定义N比特被减数X,减数Y,差为D(difference); 来自低比特借位Bi,向高比特借位Bi+1,i为...

    目录

    一、半减器

    二、全减器

    三、减法器

    四、Verilog设计


    减法器可由基础的半减器和全减器模块组成,或者基于加法器和控制信号搭建。

    定义N比特被减数X,减数Y,差为D(difference);

    来自低比特借位Bi,向高比特借位Bi+1,i为比特序号;

    所以,有以下结论:

    一、半减器

    半减器用于计算两比特Xi和Yi的减法,输出结果Di和向高位的借位Bo(Borrow output)。其真值表、逻辑表达式、Verilog描述和门电路图如下:

    真值表

    逻辑表达式

    xor表示异或。

    Verilog设计

    门电路图

     

    二、全减器

    全减器不同于半减器在于,全减器输入来自低位的借位Bi(Borrow input),另外两个输入Xi,Yi,输出为Di和向高位的借位Bo。其真值表、逻辑表达式、Verilog描述和门电路图如下:

    真值表

    逻辑表达式

    Verilog设计

    门电路图

     

    三、减法器

    此前,我们介绍了相当数量的加法器设计,而减法器与加法器具有相同的设计方法。

    用如下符合表示全减器:

    根据此全减器搭建16比特减法器,如下图所示,姑且称之为行波借位减法器。

    “行波借位减法器”

    除了使用半减器和全减器搭建减法器外,减法器使用控制信号便可以与加法器共用相同的结构。X与Y均采用二进制补码表示,则:

    其中~Y表示对Y按比特取反。

    加减法器

    以上是基于行波进位加法器修改的电路结构,使其同时具有加法和减法的功能。由加或者减的控制信号,决定该部件的功能。输入c0=0时表示加法;c0=1时表示减法。为了溢出与符号位考虑,以上结构最后进位输出需要与控制信号进行异或以满足减法器的需求。比如0-0的情况。

    以下两条RISC-V算术指令:ADD和SUB

    ADD rd, rs1, rs2

    SUB rd, rs1, rs2

    处理器根据指令译码,判断ADD或者SUB,来共用加法减法单元。

    四、Verilog设计

    设计一个16比特的减法器

    (1)基于全减器设计“行波借位减法器”,基础的全减器模块

    行波借位减法器

    (2)根据行波进位加法器,通过控制信号,使其同时具有加法和减法的功能,注意进位。

    加减法器

     

    测试波形

     

    源码公众号回复“00b”。

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  • 3.全减器——全减器是两个二进制的数进行减法运算时使用的一种运算单元,最简单的全减器是采用本位结果和借位来显示,二进制中是借一当二,所以可以使用两个输出变量的高低电平变化来实现减法运算。 图片来源:...

    半加器——全加器——全减器——乘法器


    1.半加器——只考虑本位两个一位二进制数相加,而不考虑来自低位进位数相加的运算电路。

    在这里插入图片描述
    2.全加器——能同时进行本位数和相邻低位的进位信号的加法运算。
    在这里插入图片描述
    3.全减器——全减器是两个二进制的数进行减法运算时使用的一种运算单元,最简单的全减器是采用本位结果和借位来显示,二进制中是借一当二,所以可以使用两个输出变量的高低电平变化来实现减法运算。
    在这里插入图片描述

    4.乘法器:两个2位二进制数相乘的积最大为一个4位二进制数,故该电路应有4个输入变量,4个输出函数。
    在这里插入图片描述
    在这里插入图片描述
    图片来源:百度百科

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  • 题目描述:用Verilog语言设计一位半减器,然后在该半减器的基础上利用元件调用的方法设计一位全减器。 1)半减器真值表如表1。 输入被减数(x) 输入减数(y) 减法差值输出(diff) ...

    题目描述:用Verilog语言设计一位半减器,然后在该半减器的基础上利用元件调用的方法设计一位全减器。

    1)半减器真值表如表1。

    输入被减数(x)

    输入减数(y)

    减法差值输出(diff)

    减法借位标志输出(s_out)

    0

    0

    0

    0

    1

    1

    0

    0

    1

    0

    1

    0

    0

    1

    1

    1

                                             表1 半减器真值表

    半减器原理:两个二进制数相减叫做半减,实现半减器操作的电路称为半减器,半减器用于计算两比特X和Y的减法,输出结果diff和减法借位标志输出s_out

     

    半减器功能仿真

              说明:半减器逻辑表达式 diff=x xor y s_out=x’ y(xor表示异或)

     

    半减器仿真结果:

    半减器源代码:

    module half_subtractor

    (input x,y,                         //输入x,y

      output reg diff,s_out);     //输出减法差值diff和减法借位标志输出s_out

    always @(x,y)

    begin    case({x,y})           //用case语句描述真值表

           2‘b00:  begin   diff=0 ;  s_out=0 ; end

           2‘b01:  begin   diff=1 ;  s_out=1 ; end

           2‘b10:  begin   diff=1 ;  s_out=0 ; end

           2‘b11:  begin   diff=0 ;  s_out=0 ; end

               endcase

          end

          endmodule

     

    全减器原理:全减器不同于半减器在于,全减器输入来自低位的借位Bi(Borrow input),另外两个输入Xi,Yi,输出为Di和向高位的借位Bo。

    全减器真值表:

    全减器功能仿真

     

     

     

    全减器仿真结果:

           说明:全减器逻辑表达式 diff=x xor y xor sub_in   sub_out=x’sub_in+x’y+y sub_in(xor表示异或)

     

    用模块例化方式设计全减器:

    module full_subtractor

    (input x,y,sub_in,

      output diff,sub_out);

      wire  d,e,f;                                            //用于内部连接的节点信号

      half_subtractor   u1(x,y,d,e);                //半减器例化,采用位置关联方式

      half_substractor   u2(d,sub_in,diff,f);

      or                          u3(e,f,sub_out);      //或门例化

      endmodule

      module   half_subtractor                      //半减器模块

          (input  x,y,

             output   diff,s_out);

             assign   diff=x^y;

             assign   s_out=(~x)&y;

             endmodule

              

     

     

     

     

     

     

     

     

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二进制全减器表达式