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  • 进制计数器与4位二进制计数器有些相似,但4位...8421BCD码十进制计数器所示该计数器是一个8421BCD码异步十进制加法计数器,由4个JK触发器和一个与非门构成,与非门的输出端接到触发器F1、F2的SD非端(置"1”端...

    十进制计数器与4位二进制计数器有些相似,但4位二进制计数器需要计数到1111然后 才能返回到0000,而十进制计数器要求计数到1001 (相当于9)就返回0000。8421BCD码 十进制计数器是一种最常用的十进制计数器。

    8421BCD码十进制计数器如图所示

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    该计数器是一个8421BCD码异步十进制加法计数器,由4个JK触发器和一个与非门构成,与非门的输出端接到触发器F1、F2的SD非端(置"1”端),输入端则接到时钟信号输入 端(CP端)和触发器F0、F3的输出端(即Q0端和Q3端)。

    计数器的工作过程分为如下两步

    第一步:计数器复位清零。

    在工作前应先对计数器进行复位清零。在复位控制端送一个 负脉冲到各触发器Rd端,触发器状态都变为“0”,即Q3Q2Q1Qo=OOOO。

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    第二步:计数器开始计数。

    当第1个计数脉冲(时钟脉冲)下降沿送到触发器F0的CP端时,触发器F0翻转,Q0由"0”变为“1”,触发器Fl、F2、F3状态不变,Q3、Q2、Q1均为"0”,与非门的输出端为 “1”(Q3非*Q0非.CP非 = l),即触发器Fl、F2置位端SD非为“1”,不影响Fl、F2的状态,计数器输 出为 Q3Q2QiQo=00010当第2个计数脉冲下降沿送到触发器F0的CP端时,触发器F0翻转,Qo由“ 1 ”变为“0", Qo的变化相当于一个脉冲的下降沿送到触发器F1的CP端,F1翻转,Q1由“0”变为“1”, 与非门输出端仍为"1”,计数器输出为Q3Q2QiQo=0010。

    71f07fcc18ac01ddf78e092347b05e81.png

    同样道理,当依次输入第3~9个计数脉冲时,计数器则依次输出0011、0100、0101、 0110、 0111、 1000、 1001。当第10个计数脉冲上升沿送到触发器F0的CP端时,CP端由“0”变为"1",相当于 CP=1,此时Qo=l、Q3=l,与非门3个输入端都为“1”,马上输出“0”,分别送到触发器F1、 F2的置“1”端,F1、F2的状态均由“0”变为“1",即。=1、Q2=l,计数器的输出为 Q3Q2Q1Q0=1111。

    当第10个计数脉冲下降沿送到触发器F0的CP端时,F0翻转,Q0由“1”变“0”,它送 到触发器F1的CP端,F1翻转,Q1由“1”变为“0”,Q1的变化送到触发器F2的CP端,F2 翻转,Q2由“1”变为“0”,Q2的变化送到触发器F3的CP端,F3翻转,Q3由“1”变为“0”, 计数器输出为Q3Q2Q1Qo=OOOO.

    02f413726cccd32ef99c360a7c170c58.png

    第11个计数脉冲下降沿到来时,计数器又重复上述过程进行计数。

    从上述过程可以看出,当输入19计数脉冲时,计数器依次输出0000-1001,当输入 第10个计数脉冲时,计数器输出变为0000,然后重新开始计数,它跳过了 4位二进制数计 数时出现的 1010、1011、1100、1101、1110、1111 6 个数。

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  • 异步四位二进制计数器逻辑

    千次阅读 2021-01-15 09:12:54
    异步四位二进制加法计数器逻辑电路如下: 异步四位二进制减法计数器逻辑电路如下:

    异步四位二进制加法计数器逻辑电路图如下:在这里插入图片描述
    异步四位二进制减法计数器逻辑电路图如下:在这里插入图片描述

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  • 万能的MATLAB实现一个五进制计数器状态转换如下: JK触发器的逻辑功能: 如果使用简单便捷不画真值表不看公式不化简的方法,则考虑把JK触发器两端接一起,取1时输出取反,取0时输出保持不变。对于Q0,考虑当Q0...

    Matlab的Simulink用JK触发器做五进制计数器

    介绍

    万能的MATLAB实现一个五进制计数器,状态转换图如下:
    在这里插入图片描述
    JK触发器的逻辑功能:
    在这里插入图片描述
    如果使用简单便捷不画真值表不看公式不化简的方法,则考虑把JK触发器两端接一起,取1时输出取反,取0时输出保持不变。对于Q0,考虑当Q0 Q1 Q2状态为000或111时,J0、K0为1,Q0取反,其他情况J0、K0为0。对于Q1、Q2也是一样的思想。
    即:
    J 0 = K 0 = Q 0 ‾ ⋅ Q 1 ‾ ⋅ Q 2 ‾ + Q 0 ⋅ Q 1 ⋅ Q 2 J_0 =K_0= \overline{Q_0}·\overline{Q_1}·\overline{Q_2}+{Q_0}·{Q_1}·{Q_2} J0=K0=Q0Q1Q2+Q0Q1Q2
    J 1 = K 1 = Q 0 ⋅ Q 1 ‾ ⋅ Q 2 ‾ + Q 0 ‾ ⋅ Q 1 ⋅ Q 2 J_1 =K_1= {Q_0}·\overline{Q_1}·\overline{Q_2}+\overline{Q_0}·{Q_1}·{Q_2} J1=K1=Q0Q1Q2+Q0Q1Q2
    J 2 = K 2 = Q 0 ⋅ Q 1 ⋅ Q 2 ‾ + Q 0 ‾ ⋅ Q 1 ⋅ Q 2 J_2 =K_2= {Q_0}·{Q_1}·\overline{Q_2}+\overline{Q_0}·{Q_1}·{Q_2} J2=K2=Q0Q1Q2+Q0Q1Q2

    仿真图

    用simulink拖出相应的器件连线
    (注意信号发生器用Pulse Generator,有些器件要改为逻辑值)
    在这里插入图片描述
    结果:
    从上到下分别是:时钟、Q0、Q1、Q2
    在这里插入图片描述

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  • 用二进制计数器集成芯片74161设计一个64进制计数器。要求分别用反馈清零法和反馈置数法实现。画出设计的电路。 端口介绍: A B C D为置数的数字输入端(其中D为最高位,A为最低位),在实现置数功能时会将ABCD的...

    用二进制计数器集成芯片74161设计一个64进制计数器。要求分别用反馈清零法和反馈置数法实现。画出设计的电路图。

    端口介绍:

    • A B C D为置数的数字输入端(其中D为最高位,A为最低位),在实现置数功能时会将ABCD的数值传递到QA QB QC QD
    • ENP和ENT为使能端,这两个端口都为1时才能让芯片实现正常工作实现计数功能,其中只要有一个为0那么这款161就会保持状态不进行计数。
    • ~Load为置数端,如果该端口接收到0信号,那么进行置数功能,将ABCD传递给Q(ABCD)。
    • ~CLR为清零端,如果该端口接收到0信号,那么此刻不管处于什么状态,Q(ABCD)都会输出0000,即实现了复位功能。
    • CLK为时钟脉冲的输入端,在上升沿到来时会计数一次。
    • RCO为进位端,当Q(DCBA)为1111时,该端口会输出1信号,其余状态皆输出0信号。
      在这里插入图片描述

    思路:一片161是16进制计数器,即4位二进制数。现需要设计一个64进制的计数器,需要输出 2 6 2^6 26个数,即需要6位二进制数。

    1. 如果是反馈清零法,那么反馈端接的是~CLR清零端,CLR一旦为0则输出0000,因此为了保持0011 1111这个状态能够存在一个脉冲周期,我们将他到达下一个状态:0100 0000时清零。因此我将U2的Qc端经过反相器接到两片161的~CLR。

    2. 如果是反馈置数法,那么当输出端为:0011 1111时我们需要给~Load一个低电平的有效信号,同时两片161的置数端ABCD全接低电平。

    对于中间的计数进位环节:
     当U1的输出为1111时,进位端RCO会输出1,且在其他状态时都会输出0。如果我们将U1的RCO接到U2的ENT作为使能信号,就能让U2能在U1为1111的状态时正常工作,下一个时钟脉冲到来时,会让U1跳回0000,U2会计一个数变为0001,实现了我们需要的进位功能。即0000 1111—>0001 0000。

    上电路图,使用Multisim仿真:

    反馈清零法

    反馈置数法

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  • 4/7进制计数器设计:采用74LS192(40192)。 a、数码管显示状态。 b、用开关切换两种进制。 c、计数脉冲由外部提供。 压缩包中包含multisim11的仿真,protel99的原理,都可以直接运行 还有一份详细的设计...
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五进制计数器的状态图