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  • 本文介绍了一种基于信号完整性计算机分析的高速数字信号PCB板的设计方法。在这种设计方法中,首先将对所有的高速数字信号建立起PCB板级的信号传输模型,然后通过对信号完整性的计算分析来寻找设计的解空间,最后在解...

       本文介绍了一种基于信号完整性计算机分析的高速数字信号PCB板的设计方法。在这种设计方法中,首先将对所有的高速数字信号建立起PCB板级的信号传输模型,然后通过对信号完整性的计算分析来寻找设计的解空间,最后在解空间的基础上来完成PCB板的设计和校验。
       随着集成电路输出开关速度提高以及PCB板密度增加,信号完整性已经成为高速数字PCB设计必须关心的问题之一。元器件和PCB板的参数、元器件在PCB板上的布局、高速信号的布线等因素,都会引起信号完整性问题,导致系统工作不稳定,甚至完全不工作。
      如何在PCB板的设计过程中充分考虑到信号完整性的因素,并采取有效的控制措施,已经成为当今PCB设计业界中的一个热门课题。基于信号完整性计算机分析的高速数字PCB板设计方法能有效地实现PCB设计的信号完整性。
    1. 信号完整性问题概述
        信号完整性(SI)是指信号在电路中以正确的时序和电压作出响应的能力。如果电路中信号能够以要求的时序、持续时间和电压幅度到达IC,则该电路具有较好的信号完整性。反之,当信号不能正常响应时,就出现了信号完整性问题。从广义上讲,信号完整性问题主要表现为5 个方面:延迟、反射、串扰、同步切换噪声(SSN)和电磁兼容性(EMI)。延迟是指信号在PCB板的导线上以有限的速度传输,信号从发送端发出到达接收端,其间存在一个传输延迟。信号的延迟会对系统的时序产生影响,在高速数字系统中,传输延迟主要取决于导线的长度和导线周围介质的介电常数。
        另外,当PCB板上导线(高速数字系统中称为传输线)的特征阻抗与负载阻抗不匹配时,信号到达接收端后有一部分能量将沿着传输线反射回去,使信号波形发生畸变,甚至出现信号的过冲和下冲。信号如果在传输线上来回反射,就会产生振铃和环绕振荡。由于PCB板上的任何两个器件或导线之间都存在互容(mutual capacitance)和互感,当一个器件或一根导线上的信号发生变化时,其变化会通过互容和互感影响其它器件或导线,即串扰。串扰的强度取决于器件及导线的几何尺寸和相互距离。
        当PCB板上的众多数字信号同步进行切换时(如CPU的数据总线、地址总线等),由于电源线和地线上存在阻抗,会产生同步切换噪声,在地线上还会出现地平面反弹噪声(简称地弹)。SSN 和地弹的强度也取决于集成电路的IO 特性、PCB板电源层和地平面层的阻抗以及高速器件在PCB板上的布局和布线方式。
        另外,同其它的电子设备一样,PCB也有电磁兼容性问题,其产生也主要与PCB板的布局和布线方式有关。
    2. 传统的PCB板设计方法
        在传统的设计流程中,PCB的设计依次由电路设计、版图设计、PCB制作、测量调试等步骤组成。在电路设计阶段,由于缺乏有效的对信号在实际PCB板上的传输特性的分析方法和手段,电路的设计一般只能根据元器件厂家和专家建议及过去的设计经验来进行。
    所以对于一个新的设计项目而言,通常都很难根据具体情形作出信号拓扑结构和元器件的参数等因素的正确选择。
        在PCB版图设计阶段,同样因为很难对PCB板的元器件布局和信号布线所产生的信号性能变化作出实时分析和评估,所以版图设计的好坏更加依赖于设计人员的经验。在PCB板制作阶段,由于各PCB板及元器件生产厂家的工艺不完全相同,所以PCB板和元器件的参数一般都有较大的公差范围,使得PCB板的性能更加难以控制。
        在传统的PCB设计流程中,PCB板的性能只有在制作完成后才能够通过仪器测量来评判。在PCB板调试阶段中发现的问题,必须等到下一次PCB板设计中加以修改。但更为困难的是,有些问题往往很难将其量化成前面电路设计和版图设计中的参数,所以对于较为复杂的PCB板,一般都需要通过反复多次上述的过程才能最终满足设计要求。
        可以看出,采用传统的PCB设计方法,产品开发周期较长,研制开发的成本也相应较高。
    3. 基于信号完整性分析的PCB设计方法
        基于信号完整性计算机分析的PCB设计流程如图2 所示。与传统的PCB设计方法相比,基于信号完整性分析的设计方法具有以下特点:
        在PCB板设计之前,首先建立高速数字信号传输的信号完整性模型。根据SI 模型对信号完整性问题进行一系列的预分析,根据仿真计算的结果选择合适的元器件类型、参数和电路拓扑结构,作为电路设计的依据。
        在电路的设计过程中,将设计方案送交SI 模型进行信号完整性分析,并综合元器件和PCB板参数的公差范围、PCB版图设计中可能的拓扑结构和参数变化等因素,计算分析设计方案的解空间。
        在电路设计完成后,各高速数字信号应该都具有一个连续的、可实现的解空间。即当PCB及元器件参数在一定的范围内变化、元器件在PCB板上的布局以及信号线在PCB板上的布线方式具有一定的灵活性的情况下,仍然能够保证对信号完整性的要求。
       PCB版图设计开始之前,将获得的各信号解空间的边界值作为版图设计的约束条件,以此作为PCB版图布局、布线的设计依据。
       在PCB版图设计过程中,将部分完成或全部完成的设计送回SI 模型进行设计后的信号完整性分析,以确认实际的版图设计是否符合预计的信号完整性要求。若仿真结果不能满足要求,则需修改版图设计甚至电路设计,这样可以降低因设计不当而导致产品失败的风险。
        在PCB设计完成后,就可以进行PCB板制作。PCB板制造参数的公差范围应在信号完整性分析的解空间的范围之内。当PCB板制造好后,再用仪器进行测量调试,以验证SI 模型及SI 分析的正确性,并以此作为修正模型的依据。
    在SI 模型以及分析方法正确的基础上,通常PCB板不需要或只需要很少的重复修改设计及制作就能够最终定稿,从而可以缩短产品开发周期,降低开发成本。
    4. 信号完整性分析模型
        在基于信号完整性计算机分析的PCB设计方法中,最为核心的部分就是PCB板级信号完整性模型的建立,这是与传统的设计方法的区别之处。SI 模型的正确性将决定设计的正确性,而SI 模型的可建立性则决定了这种设计方法的可行性。
    4.1. PCB 设计的SI 模型
        在电子设计中已经有多种可以用于PCB板级信号完整性分析的模型。其中最为常用的有三种,分别是SPICE、IBIS 和Verilog-A。
    a. SPICE 模型
        SPICE 是一种功能强大的通用模拟电路仿真器。现在SPICE 模型已经广泛应用于电子设计中,并且衍生出两个主要的版本:HSPICE 和PSPICE,HSPICE 主要应用于集成电路设计,而PSPICE 主要应用于PCB板和系统级的设计。
        SPICE 模型由两部分组成:模型方程式(Model Equations)和模型参数(ModelParameters)。由于提供了模型方程式,因而可以把SPICE 模型与仿真器的算法非常紧密地联接起来,可以获得更好的分析效率和分析结果。
        采用SPICE 模型在PCB板级进行SI 分析时,需要集成电路设计者和制造商提供详细准确描述集成电路I/O 单元子电路的SPICE 模型和半导体特性的制造参数。由于这些资料通常都属于设计者和制造商的知识产权和机密,所以只有较少的半导体制造商会在提供芯片产品的同时提供相应的SPICE 模型。
        SPICE 模型的分析精度主要取决于模型参数的来源(即数据的精确性),以及模型方程式的适用范围。而模型方程式与各种不同的数字仿真器相结合时也可能会影响分析的精度。除此之外,PCB板级的SPICE 模型仿真计算量较大,分析比较费时。
    b. IBIS 模型
        IBIS 模型最初是由Intel 公司开发专门为用于PCB板级和系统级的数字信号完整性分析的模型。现在由IBIS 开放论坛管理,并且成为了正式的工业标准(EIA/ANSI 656-A)。IBIS 模型采用I/V 和V/T 表的形式来描述数字集成电路I/O 单元和引脚的特性。由于IBIS 模型无需描述I/O 单元的内部设计和晶体管制造参数,因而得到了半导体厂商的欢迎
    和支持。现在各主要的数字集成电路制造商都能够在提供芯片的同时提供相应的IBIS 模型。
       IBIS 模型的分析精度主要取决于I/V 和V/T 表的数据点数和数据的精确度。由于基于IBIS 模型的PCB板级仿真采用查表计算,因而计算量较小,通常只有相应的SPICE 模型的1/10 到1/100。
    c. Verilog-AMS 模型和VHDL-AMS 模型
        Verilog-AMS 和VHDL-AMS 出现还不到4 年,是一种新的标准。作为硬件行为级的建模语言,Verilog-AMS 和VHDL-AMS 分别是Verilog 和VHDL 的超集,而Verilog-A则是Verilog-AMS 的一个子集。
        与SPICE 和IBIS 模型不同的是,在AMS 语言中是由用户来编写描述元器件行为的方程式。与IBIS 模型相类似,AMS 建模语言是独立的模型格式,可以应用在多种不同类型的仿真工具中。AMS 方程式还能够在多种不同的层次上来编写:晶体管级、I/O 单元级、I/O 单元组等。
        由于Verilog-AMS 和VHDL-AMS 是一种新的标准,迄今为止只有少数的半导体厂商能够提供AMS 模型,目前能够支持AMS 的仿真器也比SPICE 和IBIS 的要少。但AMS 模型在PCB板级信号完整性分析中的可行性和计算精度毫不逊色于SPICE 和IBIS 模型。
    4.2 模型的选用
        由于目前还没有一种统一的模型来完成所有的PCB板级信号完整性分析,因此在高速数字PCB板设计中,需要混合上述几种模型来最大程度地建立关键信号和敏感信号的传输模型。
        对于分立的无源器件,可以寻求厂家提供的SPICE 模型,或者通过实验测量直接建立并使用简化的SPICE 模型。
        对于关键的数字集成电路,则必须寻求厂家提供的IBIS 模型。目前大多数集成电路设计和制造商都能够通过Web 网站或其它方式在提供芯片的同时提供所需的IBIS 模型。
        对于非关键的集成电路,若无法得到厂家的IBIS 模型,还可以依据芯片引脚的功能选用相似的或缺省的IBIS 模型。当然,也可以通过实验测量来建立简化的IBIS 模型。
        对于PCB板上的传输线,在进行信号完整性预分析及解空间分析时可采用简化的传输线SPICE 模型,而在布线后的分析中则需要依据实际的版图设计使用完整的传输线SPICE模型。
    5. 设计方法与现有EDA软件的结合
        目前在PCB设计业还没有一个集成的EDA软件来完成上述的设计方法,因此必须通过一些通用的软件工具的结合来实现。运用通用的SPICE 软件(如PSPICE,HSPICE 等),对分立、无源器件和PCB上的传输线建立SPICE 模型,并调试验证。将已经获得的各元器件及传输线的SPICE/IBIS 模型加入到通用的信号完整性分析软件中,如SPECCTRAQuest、HyperLynx、Tau、IS_Analyzer 等,建立信号在PCB板上的SI分析模型,并进行信号完整性的分析计算。运用SI 分析软件自带的数据库功能,或使用其它通用的数据库软件,对仿真运算的结果进行进一步整理和分析,搜寻理想的解空间。
        将解空间的边界值作为PCB电路设计的依据和版图设计的约束条件,采用通用PCB设计的EDA软件,如OrCAD、Protel、PADS、PowerPCB、Allegro 和Mentor 等来完成PCB电路设计和版图设计。
        当PCB版图设计完成后,可以通过上述版图设计软件将实际设计线路的参数(如拓扑结构、长度、间距等)自动或手动地提取出来,送回到前面的信号完整性分析软件进行布线后的SI 分析,以验证实际设计是否符合解空间的要求。当PCB板制造出来后,还可通过实验仪器的测量来验证各模型及仿真计算的正确性。


    本文小结:
        该设计方法对于高速数字PCB板的设计开发具有很强的实用意义,不仅能够有效地提高产品设计的性能,而且可以大幅缩短产品开发周期,降低开发成本。可以预见,随着信号完整性分析的模型以及计算分析算法的不断完善和提高,基于信号完整性计算机分析的PCB设计方法将会越来越多地应用于电子产品设计之中。 
     

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  • 摘要:信号完整性问题已成为当今高速PCB设计的一大挑战,传统的设计方法无法实现较高的一次设计成功率,急需基于EDA软件进行SI仿真辅助设计的方法以解决此问题。在此主要研究了常见反射、串扰、时序等信号完整性问题...

    原文地址::http://www.21ic.com/app/power/201106/86955.htm

     

    摘要:信号完整性问题已成为当今高速PCB设计的一大挑战,传统的设计方法无法实现较高的一次设计成功率,急需基于EDA软件进行SI仿真辅助设计的方法以解决此问题。在此主要研究了常见反射、串扰、时序等信号完整性问题的基础理论及解决方法,并基于IBIS模型,采用Ca-dence_Allegro软件的Specctraquest和Sigxp组件工具对设计的高速14位ADC/DAC应用系统实例进行了SI仿真与分析,验证了常见SI问题解决方法的正确性。
    关键词:高速PCB设计;信号完整性;反射;串扰;时序;SI分析及仿真

    0 引言
        随着半导体工艺的迅猛发展以及人们对信息高速化、宽带化的需求,高速PCB设计已经成为电子产品研制的一个重要环节,信号完整性(Signal Integrity,SI)问题(包括反射、串扰、定时等)也逐渐发展成为高速PCB设计中难以避免的难题,若不能较好地解决信号完整性设计问题,将有可能造成高速PCB设计的致命错误,浪费财力物力,延长开发周期,降低生产效率。
        当今较主流的高速PCB设计基于SI仿真,在设计过程中融入SI分析与仿真指导设计优化,能较好地解决SI问题,产品首次成功率较传统设计方法显著提高。目前主流的高速PCB设计EDA工具如Mentor公司的PADS,Cadence公司的Allegro SPB系列都支持SI仿真,且功能强大,为基于SI的高速PCB设计提供了有利条件。对于高速PCB设计者来说,熟悉SI问题的基础理论知识,熟练掌握SI分析及仿真方法,灵活设计信号完整性问题的解决方案具有非常重要的意义。
        本文主要研究了常见反射、串扰、时序等信号完整性问题的基础理论及解决方法,并基于IBIS模型,采用Cadence_Allegro软件的Specc-traquest和Sigxp组件工具对设计的高速14位ADC/DAC应用系统实例进行了SI仿真与分析,验证了常见SI问题解决方法的正确性。

    1 常见信号完整性问题及解决方法
    1.1 常见信号完整性问题
        信号完整性(Signal Integrity)是指信号未受到损伤的一种状态,它表示信号质量和信号传输后仍保持正确的功能特性。从广义上讲,是指高速产品中由互连引起的所有问题,通过时序、噪声、电磁干扰(ENI)3种形式影响高速信号的质量,常见的SI问题包括反射、串扰、延迟、振铃、地弹、开关噪声、电源反弹、衰减等,解决信号完整性问题的关键在于对互连线阻抗的认识,很多SI问题都与互连阻抗有关,下文将从互连线阻抗的角度描述反射、串扰、定时问题。
    1.2 反射
        反射问题反映的是由单个网络的信号质量,与单个网络的信号路径及信号返回路径的物理特性有关。信号沿单个网络传播时,感受到互连线的瞬态阻抗变化。若信号感受到的互连阻抗保持不变,则保持不失真;若信号感受到互连的阻抗发生变化,信号在变化处产生反射,则产生失真。引致互连阻抗发生变化的主要因素有线宽变化、层转换、返回平面间隙、接插件、分支线、T型线或桩线、网络末端。
        信号反射、过冲、振铃现象都是由阻抗突变引起的。反射的信号量由瞬态阻抗的变化量决定,将单个网络由突变点划分为入射前区域1、入射后区域2,两区域瞬态阻抗分别为Z1,Z2,则反射信号与入射信号幅度之比为:
        c.jpg
        式中:Vrefelect为反射电压;Vincindent为入射电压;ρ为反射系数。由式(1)可见,若要减小反射,则需减小ρ。具体的方法为:使用可控阻抗互连线;传输线末端终端匹配;采用对多分支结构不敏感的布线拓扑结构;最小化传输线几何不连续。对于点对点拓扑,常采用端接(即控制传输线一端或两端的阻抗)的方法减小反射。主要端接方法示意如图1所示。

    d.jpg

     

    如图1所示,源端端接主要采用串行端接,远(负载)端主要采用并行端接、戴维南端接、RC端接。由于并行端接的电流消耗大,戴维南端接的直流功耗大,RC端接的开关速度低等缺点,最为广泛使用的是源端串联电阻端接的方式,实际设计中需根据情况选择使用。

    1.3 串扰
        串扰发生在两个相邻的网络之间,若一个网络发生动态变化,将会通过场的作用将噪声耦合到与其相邻的静态网络上,从而影响其信号质量。信号传播时的信号路径与返回路径存在边缘场,会产生容性耦合与感性耦合,称为互容和互感。当一个网络发生动态变化时,通过边缘场的作用,容性、感性耦合电流对相邻网络造成影响。开关噪声、地弹都是由串扰引起的。串扰分为近端串扰(NEXT)与远端串扰(FEXT),近端接近源端而远端远离源端。NEXT与FEXT幅值分别如式(2),式(3):
        e.jpg
        f.jpg
        式中:Vb静态线后向噪声电压;Va1为动态线上信号电压;kb为后向串扰系数;Vf为静态线远端电压;Va2为信号线电压;k1为远端耦合系数;为两条线耦合区的长度;RT为上升时间;CmL,CL,LmL,LL分别为单位长度互容、电容、互感、电感。由式(2),式(3)可知,减小NEXT的主要方法是减小CmL,LmL,通过加大网络间的距离可以做到这一点。减小FEXT的主要方法是增加RT,减小L,加大网络间的距离。减小串扰会增加系统成本,需要折中才能在保证信号完整性的基础上实现成本最节省化。
    1.4 定时
        集成电路只能按规定的时序接收数据,过长的信号延迟可能导致时序违背和功能混乱。当系统时钟很高时,信号在器件间的传输时间以及同步准备时间都缩短了,驱动过载、走线过长都会引起延时。高速电路要求在很短的时间内满足各种门延时,包括建立时间、保持时间、线延时等,而且在高速PCB中,传输线上的分布电容、分布电感都会对信号的数字切换产生延时,影响数字电路的建立和保持时间,延时过长可能会导致集成电路无法正确判断数据。常见的时序系统分为普通时序系统和源同步时序系统2类,本文主要介绍普通时序系统的时序问题。所谓普通时序系统(公共时钟时序系统)就是指驱动端和接收端的同步时钟信号都是由一个系统时钟发生器提供的,其主要限制条件如式(4),
    式(5):
        g.jpg
        式中:Ts,t,Th,t分别为建立时间与保持时间;Ts,m与Th.m分别为建立时间裕量与保持时间裕量;Tc为时钟周期;Tp,s为2根CLOCK走线之间的时钟偏移;Tc.s为时钟驱动器(PLL)的2个时钟输出之间的偏移;Tj为前后两个时钟周期之间的误差;Tc,d为驱动器内部的延时;Tf,d为驱动器到接收端之间的数据线飞行时间。对于任何普通时钟控制系统,如果能保证正常工作,就必须使建立时间裕量和保持时间裕量都至少大于零,即Ts,m>T0,Th,m>0。

    2 基于Cadence_Allegro的仿真结果及分析
    2.1 高速14位ADC/DAC应用系统简介
        如图2所示,该应用系统可做ADC/DAC芯片验证,基于Cyclone2系列的FPGA,可实现DDC,DDS功能。实际应用中待测ADC选用Linear公司14位105 MS/s的芯片LTC2284,DAC芯片采用AD公司14位、210 MSPS的芯片AD9783,系统PCB设计如图2所示。

    a1.jpg


    2.2 对AD时钟信号的反射仿真与分析
        仿真主要基于IBIS模型,它是用于描述I/O缓冲信息特性的模型,它可以将一个输出输入端口的行为描述分解为一系列的简单的功能模块,由这些简单的功能模块就可以建立起完整的IBIS模型。本应用系统时钟是由FPGA软件倍频后经由时钟缓冲器件分配到ADC,DAC网络的。提取的由FPGA锁相环到时钟缓冲芯片的拓扑结构如图3所示。
        对其SI仿真如图4所示。

    a.JPG


        由图4可知,由于合理的布局布线,高频差分时钟信号经过传输线时信号发生的变化极小,保持了较好的质量。

    2.3 对AD数据信号的仿真分析
        对ADC通道A第0位的SI仿真如图5所示。

    b.JPG


        如图6所示,采用端接电阻后数据波形质量明显提升,端接能有效解决阻抗不匹配所引起的反射问题。

    h.jpg



    3 结语
        Cadence_Allegro软件中的Specctraquest和Sigxp组件工具,为高速PCB的设计与仿真提供了强有力的支撑,包括仿真模型验证、拓扑分析、布线前与布线后仿真、约束条件的设置、PCB布局布线等硬件环节,通过仿真结果可促使设计者较好地把握信号完整性问题,优化设计,提高高速PCB设计的一次成功率,较好地应对高速设计所面临的挑战。

     

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  • 信号完整性分析---串扰和反射

    千次阅读 2018-07-31 20:08:38
    差的信号完整性不是由某一单一因素导致的,而是板级设计中多种因素共同 引起的。当电路中信号能以要求的时序、持续时间和电压幅度到达接收端时,该电路就有很好的信号完整性。当信号不能正常响应时,就出现了信号...

    信号完整性的定义 定义:信号完整性(Signal Integrity,简称SI)是指在信号线上的信号质量。 差的信号完整性不是由某一单一因素导致的,而是板级设计中多种因素共同 引起的。当电路中信号能以要求的时序、持续时间和电压幅度到达接收端时,该电路就有很好的信号完整性。当信号不能正常响应时,就出现了信号完整性问题。

    信号完整性包含:

    1、波形完整性(Waveform integrity)

    2、时序完整性(Timing integrity)

    3、电源完整性(Power integrity)

    信号完整性分析的目的就是用最小的成本,最快的时间使产品达到波形完 整性、时序完整性、电源完整性的要求。

    我们知道:电源不稳定、电源的干扰、信号间的串扰、信号传输过程中的反射,这些都会让信号产生畸变,看下面这张图,你就会知道理想的信号,经过:反射、串扰、抖动,最后变成什么鬼。

    如果你的示波器测试上这样的信号,你一定会问,为什么会这样,怎么去解决。

    首先我们说一下反射:

    反射--初始波

    当驱动器发射一个信号进入传输线时,信号的幅值取决于电压、缓冲器的内阻和传输线的阻抗。驱动器端看到的初始电压决定于内阻和线阻抗的分压。

    反射系数

    其中-1≤ρ≤1

    当ρ=0时无反射发生

    当ρ=1(Z 2 =∞,开路)时发生全正反射

    当ρ=-1(Z2 =0,短路)时发生全负反射

    初始电压,是源电压Vs(2V)经过Zs(25欧姆)和传输线阻抗(50欧姆)分压。

    Vinitial=1.33V

    后续的反射率按照反射系数公式进行计算

    源端的反射率,是根据源端阻抗(25欧姆)和传输线阻抗(50欧姆)根据反射系数公式计算为-0.33;

    终端的反射率,是根据终端阻抗(无穷大)和传输线阻抗(50欧姆)根据反射系数公式计算为1;

    我们按照每次反射的幅度和延时,在最初的脉冲波形上进行叠加就得到了这个波形,这也就是为什么,阻抗不匹配造成信号完整性不好的原因。

    由于连接的存在、器件管脚、走线宽度变化、走线拐弯、过孔会使得阻抗不得不变化。所以反射也就不可避免。

    电压后者电流有变化,自然就会往外辐射电磁波

    串扰是指当信号在传输线上传播时,因电磁耦合对相邻的传输线产生的不期望

    的电压噪声。

    串扰是由电磁耦合引起的,耦合分为容性耦合和感性耦合两种。

    容性耦合是由于干扰源(Aggressor)上的电压变化在被干扰对象(Victim)上

    引起感应电流从而导致的电磁干扰;

    而感性耦合则是由于干扰源上的电流变化产生的磁场在被干扰对象上引起感应电压从而导致的电磁干扰。因此,信号通过一导体时会在相邻的导体上引起两类不同的噪声信号:容性耦合信号和感性耦合信号。

    感性耦合:

    容性耦合:

     

    全文转自:

    https://mp.weixin.qq.com/s/58oy0Blz9eN_xBK88fDYlw

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  • HyperLynx SI信号完整性仿真分析技术

    千次阅读 2018-01-11 10:17:52
    HyperLynx SI信号完整性仿真分析技术 通过HyperLynx SI仿真工具,工程师就可以在整个设计过程中分析和验证高速信号问题——从早期的系统设计一直到PCB设计完成后的验证,整个过程和在实验室使用示波器和...

    HyperLynx SI信号完整性仿真分析技术

    通过HyperLynx SI仿真工具,工程师就可以在整个设计过程中分析和验证高速信号问题——从早期的系统设计一直到PCB设计完成后的验证,整个过程和在实验室使用示波器和频谱仪一样简单,而且更加经济。

          电子产品中的信号变化速率越来越快,导致了一些有害的高速效应,即使在信号频率并不高的PCB上也会出现这样的问题。随着驱动芯片信号切换速率的加快,信号失真问题也越来越严重,这包括:过冲/欠冲、振铃、毛刺、串扰和时序问题。当失真问题严重到一定程度的时候,系统中的逻辑就会出现误判。

          工程师可以轻松掌握和使用HyperLynxSI分析工具,通过仿真在第一时间得到正确的设计验证,避免重新设计造成的资源浪费,避免重布板、原形生产及测试的反复。通过HyperLynx SI仿真工具,工程师就可以在整个设计过程中分析和验证高速信号问题——从早期的系统设计一直到PCB设计完成后的验证,整个过程和在实验室使用示波器和频谱仪一样简单,而且更加经济。

    HyperLynxEXT MHz(500M)信号完整性分析工具

    -在PCB设计、原型生产、测试及量产之前发现并解决信号完整性问题

    -易学易用

    -兼容当前主流的PCB设计软件数据(如Cadence、Mentor、Zuken等)

    -终端匹配向导可以为工程师推荐最优的匹配方案,包括串联,并联,AC及差分匹配。

    -可以对EMC问题提早预测,包括辐射和传输线电流分析。

    HyperLynx EXT MHz包括LineSim EXT前仿真预分析功能与BoardSim EXT后仿真验证功能,其具体功能如下:

    LineSim EXT前仿真预分析工具

    在进行PCB设计之前,采用LineSim EXT进行前仿真预分析,可以在布线前帮助工程师发现并消除信号完整性问题,进而优化电路板层叠结构、系统时钟、关键网络拓扑结构以及终端匹配方式。LineSim直观的传输线模型是一种理想的建模方式,可使工程师在第一时间获得正确的设计。

    -快速输入复杂互联模型,包括IC,传输线,线缆,连接器和无源器件。

    -即时仿真,采用工业标准的IBIS模型,自带18000个器件模型库,并且可通过器件手册自定义用户模型。-不同层叠结构的阻抗可自动重新计算。

    -可视化的IBIS模型编辑器,允许您检查并编辑IBIS模型,支持层次化自动语法检查,V/I、V/T曲线校正,以及图形化曲线编辑。

    -天线/电流探针可以帮助工程师找到设计EMI根源,便于发现关键网络的电磁辐射问题。

     

     

     

    BoardSim EXT后仿真验证工具

    BoardSimEXT进行信号完整性后仿真验证,可以帮助工程师在器件布局后、关键网络布线后以及所有信号布线完成后等设计各阶段,进行信号完整性分析和时序分析,以解决PCB设计的信号完整性与时序问题。

    -通过批处理方式批量扫描高速网络,检查最小/最大延迟值,并检查网络的串扰和过/欠冲限制,自动产生报告,包括信号完整性兼容性列表,串扰和EMC热点分析报告。

    -交互式分析可以帮助工程师进一步分析批处理模式下找到的问题点。

    - 快速终端匹配向导,能够在设计过程中快速推荐最佳的终端匹配器件。

    -频谱分析仪显示在每个频段的预测辐射值,并且可以和FCC,CISPR以及VCCI标准进行比较,这比在微波暗室寻找发射源要节省更多的时间。

     

    HyperLynxGHz仿真分析工具

    HyperLynx GHz后仿真验证工具,有如下功能特色:

    -有损传输线的精确模型,包括趋肤效应和介质损耗。

    -分析数千兆频率信号的码间干扰,包括随机抖动眼图分析及自定义眼图模版。

    -支持SPICE、S参数、IBIS和VHDL-AMS模型混合仿真。

    先进的过孔模型。

    -差分信号仿真分析,包括差分阻抗,差分终端匹配优化。

    -终端匹配向导推荐最优的匹配方案,包括串联,并联,AC及差分匹配。

    -对EMC问题提早预测,包括辐射和传输线电流分析

    -功能强大,支持多板互联系统分析。

    -HyperLynx兼容主流PCB设计数据。 
    Mentor Graphics Expedition/PADS Layout /Board Station
    Cadence Allegro/SPECCTRA/ OrCAD PCB 
    Altium/Protel

    P-CAD 
    Zuken CAD Star, Visula/CR3000/5000 PWS/Board Designer

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  • 微信——产品设计分析报告

    千次阅读 2015-08-31 10:07:36
    基于微信的产品设计分析报告
  • Altium Designer中进行信号完整性分析

    千次阅读 2016-12-05 14:52:01
    高速数字系统中,由于脉冲上升/下降时间通常在10到几百p秒,当受到诸如内连、传输时延和电源噪声等因素的影响,从而造成脉冲信号失真的现象; ...业界通常会采用在PCB制板前期,通过信号完整性分析
  • 以前低速时代积累的设计经验现在似乎都不灵了,同样的设计,以前没问题,可是现在却无法工作,那么恭喜你,你碰到了硬件设计中最核心的问题:信号完整性。早一天遇到,对你来说是好事。 在过去的低速时代,电平...
  • ANSYS信号完整性分析与仿真实例[扫描版PDF电子书]
  • 信号完整性分析5——信号上升时间

    万次阅读 2010-07-14 10:49:00
    信号的上升时间,对于理解信号完整性问题至关重要,高速pcb设计中的绝大多数问题都和它有关,你必须对他足够重视。 信号上升时间并不是信号从低电平上升到高电平所经历的时间,而是其中的一部分。业界对它的定义...
  • 一个软件产品设计完整流程

    千次阅读 2012-05-15 11:22:53
    在此暂且将产品设计分为五个阶段吧:用户研究(需求分析,不包括模型)、信息架构、交互设计(广义的定义)、 界面设计、技术实现、可用测试。  其实UCDChina从一开始就是在介绍UI的工作流程,其充分体现了...
  • 一、领域驱动设计两大设计:战略设计和战术设计 二、理解和分析领域+子域+核心域+通用域+支撑域 三、理解和分析界限上下文,定义领域边界 四、理解和分析实体和值对象 五、理解和分析聚合思想:聚合和聚合...
  • 信号完整性(Signal Integrity, SI)是指信号在信号线上的质量,即信号在电路中以正确的时序和电压作出响应的能力。如果电路中信号能够以要求的时序、持续时间和电压幅度到达接收器,则可确定该电路具有较好的信号...
  • 一套完整设计分析思路

    万次阅读 2017-09-21 15:06:15
    没理解到本质需求就开始画界面,然后不断的随着他们想法的转产而反复被动修改交互稿…”“PM已经画好完整的demo,交互看着似乎能做的只是根据demo做细节优化和完善,做着做着就迷茫了,设计的价值到底在哪呢?...
  • 要提高开关电源产品的功率密度,首先是提高其开关频率,能有效减小变压器、滤波电感、电容的体积,但由开关频率引起的损耗,而导致温升散热设计难,频率的提高也会导致驱动、EMI等一系列工程问题   2、频率...
  • 第1章信号完整性分析概论 ----基本定义和四类噪声问题一.高速的定义当时钟频 率超过100 MHz或上升边小于1 ns时,信号完整性效应就变得重要了,通常将这种情况称为高频领域或髙速领域。这些术语意味着在那些互连线对...
  •  产品前期分析设计环节,上线总结反馈,基本上涵盖了,从需求到上线的经过的流程,相较于大型UED团队会“轻”一些,适合中小型团队。如果所在公司内部还未有设计流程,可以参考此流程,也可以拿去在这个基础上...
  • 随着数据传输速率的快速增加,从而使得以前微秒(us)量级的边沿或保持时间减少到纳秒(ns)甚至皮秒(ps)。如此高的带宽需求使得传统的设计解决方案已经很难满足...这就需要在设计前后把信号完整性和电源完整性仿真引入...
  • 本文初步列举了 移动互联网产品 的4个类别,69个分析指标,这还只是自己的初探而已,还可以进一步拓展,如果进行数据的时序分析,就大概是大数据分析的...在产品设计上,你是否考虑过这些运营层面的非功能需求吗?
  • [导读] 眼图作为数字设计的参考依据,图中的眼宽、眼高、过冲、单位间隔和门限交叉抖动为重要参数依据。峰-峰值抖动=门限交叉抖动/单位间隔×100%。为了使接收器能够正确地采样数据,眼图必须满足一定的高度和宽度...
  • 史上最全设计模式导学目录(完整版)

    万次阅读 多人点赞 2013-12-24 23:15:16
    2012年-2013年,Sunny在CSDN技术博客中陆续发表了100多篇与设计模式相关的文章,涵盖了七个面向对象设计原则和24个设计模式(23个GoF设计模式 + 简单工厂模式),为了方便大家学习,现将所有与设计模式学习相关文章...
  • 产品设计学习心得

    千次阅读 2019-06-27 18:21:49
    1. 产品设计 1.1设计方向 1.2 设计参考/竞品分析 1.3 设计过程 1.4 最终设计 2.心得体会 2.1设计重点和难点 2.2设计的过程 2.2.1研究问题 2.2.2为用户建模:人物建模和目标 2.2.3设立愿景:场景和设计...
  • 产品设计必读书籍推荐

    万次阅读 2014-10-09 12:04:59
    经常有朋友在微信公众号里问我,对于互联网产品设计尤其是移动产品设计,有没有一些比较值得一读的书来推荐。我结合自己的经验,同时参考了其他一些朋友的答案,把这个问题梳理下。 移动产品设计,目前最主要的是...
  • 信号完整性问题概述

    千次阅读 2012-08-22 10:17:39
    信号完整性(Signal Integrity,简称SI)是指信号在电路中以正确的时序和电压作出响应的能力。是对信号线上信号质量的描述。  如果电路中信号能够以要求的时序、持续时间和电压幅度到达IC,则该电路具有较好的...
  • 产品经理笔试技巧:产品设计

    千次阅读 2018-09-09 09:31:15
    今天要谈的一种题型是产品设计题,这往往是出题频率最高、在整张卷中分值最高、最难的题。 题型示例 (以下题目为百度、去哪儿网、人人网 笔试真题): 例1:针对在校园中的各类社团组织,快速建立联系、组内...
  • 但是怎样在实际中有效地使用UML使之发挥应有的作用,怎样捕捉用户心中的需求并转换成明确的UML图形,怎样把自己心中的设计意图通过UML图形准确地表达出来,以及各职责人员如何通过UML图形进行有效沟通,关于这些,却...
  • 信号完整性问题及其解决方法

    千次阅读 2007-05-17 15:57:00
    来源:电子产品世界 信号完整性(Signal Integrity)是指信号未受到损伤的一种状态,它表示信号质量和信号传输后仍保持正确的功能特性。良好的信号完整性是指在需要时信号仍能以正确的时序和电压电平值作出响应。随着...
  • 随着产品功能的不断迭代,业务代码会越来越复杂,出现故障的可能也在加大,当一个局部功能出现问题时,都会影响整个服务的可用。此时可以构建面向服务的架构,将一个完整且庞大的服务拆分为一个个的子服务,服务...
  • Allegro进行PCB级的信号完整性仿真

    千次阅读 2014-10-31 13:52:24
    摘要:在高速PCB设计过程中仅仅依靠个人经验布线,往往存在巨大的局限.利用Cadence的Allegro软件包对电路进行PCB级的仿真,可以最优化线路布局,极大地提高电路设计质量,从而缩短设计周期,本文结合作者的实际设计经验....

空空如也

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产品设计完整性分析