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  • PCI Express

    2013-04-28 17:31:02
    PCI Express插槽(黄和绿色) PCI Express是新一代的总线接口。早在2001年的春季,英特尔公司就提出了要用新一代的技术取代PCI总线和多种芯片的内部连接,并称之为第三代I/O总线技术。随后在2001年底,包括...
    PCI Express插槽(黄和绿色)
    PCI Express插槽(黄和绿色)
    PCI Express是新一代的 总线接口。早在2001年的春季, 英特尔公司就提出了要用新一代的技术取代PCI 总线和多种 芯片的内部连接,并称之为第三代 I/O总线技术。随后在2001年底,包括Intel、AMD、DELL、IBM在内的20多家业界主导公司开始起草新技术的规范,并在2002年完成,对其正式命名为PCI Express。它采用了目前业内流行的点对点串行连接,比起PCI以及更早期的计算机 总线的共享并行架构,每个设备都有自己的专用连接,不需要向整个总线请求 带宽,而且可以把 数据传输率提高到一个很高的频率,达到PCI所不能提供的高带宽。
    基本概念
    PCI Express的接口根据 总线 位宽不同而有所差异,包括X1、X4、X8以及X16(X2模式将用于内部接口而非插

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    槽模式)。较短的PCI Express卡可以插入较长的PCI Express插槽中使用。PCI Express接口能够支持热拔插,这也是个不小的飞跃。PCI Express卡支持的三种电压分别为+3.3V、3.3Vaux以及+12V。用于取代 AGP接口的PCI Express接口 位宽为X16,将能够提供5GB/s的 带宽,即便有编码上的损耗但仍能够提供4GB/s左右的实际带宽,远远超过AGP 8X的2.1GB/s的带宽。
    PCI Express规格从1条通道连接到32条通道连接,有非常强的伸缩性,以满足不同系统设备对数据传输 带宽不同的需求。例如,PCI Express X1规格支持双向数据传输,每向数据传输 带宽250MB/s,PCI Express X1已经可以满足主流声效 芯片网卡芯片和存储设备对数据传输带宽的需求,但是远远无法满足图形芯片对数据传输带宽的需求。因此,必须采用PCI Express X16,即16条点对点数据传输通道连接来取代传统的AGP 总线。PCI Express X16也支持双向数据传输,每向数据传输 带宽高达4GB/s,双向数据传输带宽有8GB/s之多,相比之下,目前广泛采用的AGP 8X数据传输只提供2.1GB/s的数据传输带宽。
    尽管PCI Express技术规格允许实现X1(250MB/秒),X2,X4,X8,X12,X16和X32通道规格,但是依目前形式来看,PCI Express X1和PCI Express X16将成为PCI Express主流规格,同时 芯片组厂商将在 南桥芯片当中添加对PCI Express X1的支持,在 北桥芯片当中添加对PCI Express X16的支持。除去提供极高数据传输 带宽之外,PCI Express因为采用串行数据包方式传递数据,所以PCI Express接口每个 针脚可以获得比传统I/O标准更多的带宽,这样就可以降低PCI Express设备生产成本和体积。另外,PCI Express也支持高阶 电源管理,支持 热插拔,支持 数据同步传输,为优先传输数据进行 带宽优化。
    在兼容性方面,PCI Express在 软件层面上兼容目前的PCI技术和设备,支持PCI设备和 内存模组的初始化,也就是说目前的 驱动程序操作系统无需推倒重来,就可以支持PCI Express设备。PCI Express是新一代能够提供大量 带宽和丰富功能以实现令人激动的新式图形应用的全新架构。PCI Express可以为 带宽渴求型应用分配相应的 带宽,大幅提高 中央处理器(CPU)和 图形处理器(GPU)之间的 带宽。对最终用户而言,他们可以感受影院级图象效果,并获得无缝多媒体体验。
    PCI Express采用串行方式传输Data。它和原有的ISA、PCI和AGP 总线不同。这种传输方式,不必因为某个硬件的频率而影响到整个系统性能的发挥。当然了,整个系统依然是一个整体,但是我们可以方便的提高某一频率低的硬件的频率,以便系统在没有瓶颈的环境下使用。以串行方式提升频率增进效能,关键的限制在于采用什么样的物理 传输介质。目前人们普遍采用铜线路,而理论上铜这个材质可以提供的传输极限是10 Gbps。这也就是为什么PCI Express的极限传输速度的答案。
    因为PCI Express工作模式是一种称之为“电压差式传输”的方式。两条铜线,通过相互间的电压差来表示逻辑符号0和1。以这种方式进行资料传输,可以支持极高的运行频率。所以在速度达到10Gbps后,只需换用光纤(Fibre Channel)就可以使之效能倍增。
    PCI Express是下一阶段的主要传输 总线带宽技术。然而,GPU对 总线带宽的需求是子系统中最高的,显而易见的是, 视频在PCI Express应占有一定的分量。显然,PCI Express的提出,并非是 总线形式的一个结束。恰恰相反,其技术的成熟仍旧需要这个时间。当然了,趁这个时间,那些 芯片主板视频等厂家是否能出来支持是PCI Express发展的关键。不过,至今依然被看好的AGP8X的性能与PCI Express在性能上的差距虽然不是太明显,但是随着PCI Express的完善,其差距将是不言而喻的。
    PCI-Express是最新的 总线和接口标准,它原来的名称为“3GIO”,是由 英特尔提出的,很明显英特尔的意思是它代表着下一代I/O接口标准。交由 PCI-SIG(PCI特殊兴趣组织)认证发布后才改名为“PCI-Express”。这个新标准将全面取代现行的PCI和AGP,最终实现 总线标准的统一。它的主要优势就是数据传输速率高,目前最高可达到10GB/s以上,而且还有相当大的发展潜力。PCI Express也有多种规格,从PCI Express 1X到PCI Express 16X,能满足现在和将来一定时间内出现的低速设备和高速设备的需求。能支持PCI Express的主要是 英特尔的i915和i925系列 芯片组。当然要实现全面取代PCI和AGP也需要一个相当长的过程,就象当初PCI取代ISA一样,都会有个过渡的过程。
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  • PCI Express接口

    2009-09-07 09:55:00
    PCI Express(以下简称PCI-E)采用了目前业内流行的点对点串行连接,比起PCI以及更早期的计算机总线的共享并行架构,每个设备都有自己的专用连接,不需要向整个总线请求带宽,而且可以把数据传输率提高到一个很高的...

     PCI Express(以下简称PCI-E)采用了目前业内流行的点对点串行连接,比起PCI以及更早期的计算机总线的共享并行架构,每个设备都有自己的专用连接,不需要向整个总线请求带宽,而且可以把数据传输率提高到一个很高的频率,达到PCI所不能提供的高带宽。相对于传统PCI总线在单一时间周期内只能实现单向传输,PCI-E的双单工连接能提供更高的传输速率和质量,它们之间的差异跟半双工和全双工类似。

      PCI-E的接口根据总线位宽不同而有所差异,包括X1、X4、X8以及X16,而X2模式将用于内部接口而非插槽模式。PCI-E规格从1条通道连接到32条通道连接,有非常强的伸缩性,以满足不同系统设备对数据传输带宽不同的需求。此外,较短的PCI-E卡可以插入较长的PCI-E插槽中使用,PCI-E接口还能够支持热拔插,这也是个不小的飞跃。PCI-E X1的250MB/秒传输速度已经可以满足主流声效芯片、网卡芯片和存储设备对数据传输带宽的需求,但是远远无法满足图形芯片对数据传输带宽的需求。 因此,用于取代AGP接口的PCI-E接口位宽为X16,能够提供5GB/s的带宽,即便有编码上的损耗但仍能够提供约为4GB/s左右的实际带宽,远远超过AGP 8X的2.1GB/s的带宽。

        尽管PCI-E技术规格允许实现X1(250MB/秒),X2,X4,X8,X12,X16和X32通道规格,但是依目前形式来看,PCI-E X1和PCI-E X16已成为PCI-E主流规格,同时很多芯片组厂商在南桥芯片当中添加对PCI-E X1的支持,在北桥芯片当中添加对PCI-E X16的支持。除去提供极高数据传输带宽之外,PCI-E因为采用串行数据包方式传递数据,所以PCI-E接口每个针脚可以获得比传统I/O标准更多的带宽,这样就可以降低PCI-E设备生产成本和体积。另外,PCI-E也支持高阶电源管理,支持热插拔,支持数据同步传输,为优先传输数据进行带宽优化。

        在兼容性方面,PCI-E在软件层面上兼容目前的PCI技术和设备,支持PCI设备和内存模组的初始化,也就是说过去的驱动程序、操作系统无需推倒重来,就可以支持PCI-E设备。目前PCI-E已经成为显卡的接口的主流,不过早期有些芯片组虽然提供了PCI-E作为显卡接口,但是其速度是4X的,而不是16X的,例如VIA PT880 Pro和VIA PT880 Ultra,当然这种情况极为罕见。

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  • PCIExpress接口

    千次阅读 2018-07-10 09:30:10
    PCI-E的接口根据总线位宽不同而有所差异,包括X1、...此外,较短的PCI-E可以插入较长的PCI-E插槽中使用,PCI-E接口还能够支持热拔插,这也是个不小的飞跃。PCI-E X1的250MB/秒传输速度已经可以满足主流声效芯片、...
    PCI-E的 接口根据总线 位宽不同而有所差异,包括X1、X4、X8以及X16,而X2模式将用于内部接口而非插槽模式。PCI-E规格从1条 通道连接到32条通道连接,有非常强的伸缩性,以满足不同系统设备对数据传输 带宽不同的需求。此外,较短的PCI-E卡可以插入较长的PCI-E插槽中使用,PCI-E接口还能够支持热拔插,这也是个不小的飞跃。PCI-E X1的250MB/秒传输速度已经可以满足主流声效芯片、网卡芯片和存储设备对数据传输带宽的需求,但是远远无法满足图形芯片对数据传输带宽的需求。 因此,用于取代AGP接口的PCI-E接口位宽为X16,能够提供5GB/s的带宽,即便有编码上的损耗但仍能够提供约为4GB/s左右的实际带宽,远远超过AGP 8X的2.1GB/s的带宽。
    尽管PCI-E技术规格允许实现X1(250MB/秒),X2,X4,X8,X16和X32通道规格,但是依形式来看,PCI-E X1和PCI-E X16已成为PCI-E主流规格,同时很多 芯片组厂商在 南桥芯片当中添加对PCI-E X1的支持,在北桥芯片当中添加对PCI-E X16的支持。除去提供极高数据传输 带宽之外,PCI-E因为采用串行数据包方式传递数据,所以PCI-E接口每个 针脚可以获得比传统I/O标准更多的带宽,这样就可以降低PCI-E设备生产成本和体积。另外,PCI-E也支持高阶电源管理,支持 热插拔,支持 数据同步传输,为优先传输数据进行带宽优化。



    劣势

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    PCI总线的最大优点是总线结构简单、成本低、设计简单,但是缺点也比较明显:
    1) 并行总线无法连接太多设备,总线扩展性比较差,线间干扰将导致系统无法正常工作;
    2) 当连接多个设备时,总线有效带宽将大幅降低,传输速率变慢;
    3) 为了降低成本和尽可能减少相互间的干扰,需要减少 总线带宽,或者 地址总线数据总线采用复用方式设计,这样降低了带宽利用率。 PCI Express总线是为将来的计算机和通讯平台定义的一种高性能,通用I\O互连总线。



    PCIe总线的基础知识

           与PCI总线不同,PCIe总线使用端到端的连接方式,在一条PCIe链路的两端只能各连接一个设备,这两个设备互为是数据发送端和数据接收端。PCIe总线除了总线链路外,还具有多个层次,发送端发送数据时将通过这些层次,而接收端接收数据时也使用这些层次。PCIe总线使用的层次结构与网络协议栈较为类似。

    1.1 端到端的数据传递

          PCIe链路使用“端到端的数据传送方式”,发送端和接收端中都含有TX(发送逻辑)和RX(接收逻辑),其结构如图41所示。


          由上图所示,在PCIe总线的物理链路的一个数据通路(Lane)中,由两组差分信号,共4根信号线组成。其中发送端的TX部件与接收端的RX部件使用一组差分信号连接,该链路也被称为发送端的发送链路,也是接收端的接收链路;而发送端的RX部件与接收端的TX部件使用另一组差分信号连接,该链路也被称为发送端的接收链路,也是接收端的发送链路。一个PCIe链路可以由多个Lane组成。

          高速差分信号电气规范要求其发送端串接一个电容,以进行AC耦合。该电容也被称为AC耦合电容。PCIe链路使用差分信号进行数据传送,一个差分信号由D+和D-两根信号组成,信号接收端通过比较这两个信号的差值,判断发送端发送的是逻辑“1”还是逻辑“0”。

           与单端信号相比,差分信号抗干扰的能力更强,因为差分信号在布线时要求“等长”、“等宽”、“贴近”,而且在同层。因此外部干扰噪声将被“同值”而且“同时”加载到D+和D-两根信号上,其差值在理想情况下为0,对信号的逻辑值产生的影响较小。因此差分信号可以使用更高的总线频率。

           此外使用差分信号能有效抑制电磁干扰EMI(Electro Magnetic Interference)。由于差分信号D+与D-距离很近而且信号幅值相等、极性相反。这两根线与地线间耦合电磁场的幅值相等,将相互抵消,因此差分信号对外界的电磁干扰较小。当然差分信号的缺点也是显而易见的,一是差分信号使用两根信号传送一位数据;二是差分信号的布线相对严格一些。

           PCIe链路可以由多条Lane组成,目前PCIe链路可以支持1、2、4、8、12、16和32个Lane,即×1、×2、×4、×8、×12、×16和×32宽度的PCIe链路。每一个Lane上使用的总线频率与PCIe总线使用的版本相关。

          第1个PCIe总线规范为V1.0,之后依次为V1.0a,V1.1,V2.0和V2.1。目前PCIe总线的最新规范为V2.1,而V3.0正在开发过程中,预计在2010年发布。不同的PCIe总线规范所定义的总线频率和链路编码方式并不相同,如表41所示。 

    表41 PCIe总线规范与总线频率和编码的关系

    PCIe总线规范

    总线频率[1]

    单Lane的峰值带宽

    编码方式

    1.x

    1.25GHz

    2.5GT/s

    8/10b编码

    2.x

    2.5GHz

    5GT/s

    8/10b编码

    3.0

    4GHz

    8GT/s

    128/130b编码

     

           如上表所示,不同的PCIe总线规范使用的总线频率并不相同,其使用的数据编码方式也不相同。PCIe总线V1.x和V2.0规范在物理层中使用8/10b编码,即在PCIe链路上的10 bit中含有8 bit的有效数据;而V3.0规范使用128/130b编码方式,即在PCIe链路上的130 bit中含有128 bit的有效数据。

           由上表所示,V3.0规范使用的总线频率虽然只有4GHz,但是其有效带宽是V2.x的两倍。下文将以V2.x规范为例,说明不同宽度PCIe链路所能提供的峰值带宽,如表42所示。

     表42 PCIe总线的峰值带宽

    PCIe总线的数据位宽

    ×1

    ×2

    ×4

    ×8

    ×12

    ×16

    ×32

    峰值带宽(GT/s)

    5

    10

    20

    40

    60

    80

    160

            由上表所示,×32的PCIe链路可以提供160GT/s的链路带宽,远高于PCI/PCI-X总线所能提供的峰值带宽。而即将推出的PCIe V3.0规范使用4GHz的总线频率,将进一步提高PCIe链路的峰值带宽。

           在PCIe总线中,使用GT(Gigatransfer)计算PCIe链路的峰值带宽。GT是在PCIe链路上传递的峰值带宽,其计算公式为总线频率×数据位宽×2。

           在PCIe总线中,影响有效带宽的因素有很多,因而其有效带宽较难计算。尽管如此,PCIe总线提供的有效带宽还是远高于PCI总线。PCIe总线也有其弱点,其中最突出的问题是传送延时。

           PCIe链路使用串行方式进行数据传送,然而在芯片内部,数据总线仍然是并行的,因此PCIe链路接口需要进行串并转换,这种串并转换将产生较大的延时。除此之外PCIe总线的数据报文需要经过事务层、数据链路层和物理层,这些数据报文在穿越这些层次时,也将带来延时。 

          在基于PCIe总线的设备中,×1的PCIe链路最为常见,而×12的PCIe链路极少出现,×4和×8的PCIe设备也不多见。Intel通常在ICH中集成了多个×1的PCIe链路用来连接低速外设,而在MCH中集成了一个×16的PCIe链路用于连接显卡控制器。而PowerPC处理器通常能够支持×8、×4、×2和×1的PCIe链路。

           PCIe总线物理链路间的数据传送使用基于时钟的同步传送机制,但是在物理链路上并没有时钟线,PCIe总线的接收端含有时钟恢复模块CDR(Clock Data Recovery),CDR将从接收报文中提取接收时钟,从而进行同步数据传递。

          值得注意的是,在一个PCIe设备中除了需要从报文中提取时钟外,还使用了REFCLK+和REFCLK-信号对作为本地参考时钟,这个信号对的描述见下文。


    1.2 PCIe总线使用的信号

            PCIe设备使用两种电源信号供电,分别是Vcc与Vaux,其额定电压为3.3V。其中Vcc为主电源,PCIe设备使用的主要逻辑模块均使用Vcc供电,而一些与电源管理相关的逻辑使用Vaux供电。在PCIe设备中,一些特殊的寄存器通常使用Vaux供电,如Sticky Register,此时即使PCIe设备的Vcc被移除,这些与电源管理相关的逻辑状态和这些特殊寄存器的内容也不会发生改变。

           在PCIe总线中,使用Vaux的主要原因是为了降低功耗和缩短系统恢复时间。因为Vaux在多数情况下并不会被移除,因此当PCIe设备的Vcc恢复后,该设备不用重新恢复使用Vaux供电的逻辑,从而设备可以很快地恢复到正常工作状状态。

           PCIe链路的最大宽度为×32,但是在实际应用中,×32的链路宽度极少使用。在一个处理器系统中,一般提供×16的PCIe插槽,并使用PETp0~15、PETn0~15和PERp0~15、PERn0~15共64根信号线组成32对差分信号,其中16对PETxx信号用于发送链路,另外16对PERxx信号用于接收链路。除此之外PCIe总线还使用了下列辅助信号。

    1 PERST#信号

            该信号为全局复位信号,由处理器系统提供,处理器系统需要为PCIe插槽和PCIe设备提供该复位信号。PCIe设备使用该信号复位内部逻辑。当该信号有效时,PCIe设备将进行复位操作。PCIe总线定义了多种复位方式,其中Cold Reset和Warm Reset这两种复位方式的实现与该信号有关,详见第1.5节。

    2 REFCLK+和REFCLK-信号

            在一个处理器系统中,可能含有许多PCIe设备,这些设备可以作为Add-In卡与PCIe插槽连接,也可以作为内置模块,与处理器系统提供的PCIe链路直接相连,而不需要经过PCIe插槽。PCIe设备与PCIe插槽都具有REFCLK+和REFCLK-信号,其中PCIe插槽使用这组信号与处理器系统同步。

            在一个处理器系统中,通常采用专用逻辑向PCIe插槽提供REFCLK+和REFCLK-信号,如图42所示。其中100Mhz的时钟源由晶振提供,并经过一个“一推多”的差分时钟驱动器生成多个同相位的时钟源,与PCIe插槽一一对应连接。

           PCIe插槽需要使用参考时钟,其频率范围为100MHz±300ppm。处理器系统需要为每一个PCIe插槽、MCH、ICH和Switch提供参考时钟。而且要求在一个处理器系统中,时钟驱动器产生的参考时钟信号到每一个PCIe插槽(MCH、ICH和Swith)的距离差在15英寸之内。通常信号的传播速度接近光速,约为6英寸/ns,由此可见,不同PCIe插槽间REFCLK+和REFCLK-信号的传送延时差约为2.5ns。

           当PCIe设备作为Add-In卡连接在PCIe插槽时,可以直接使用PCIe插槽提供的REFCLK+和REFCLK-信号,也可以使用独立的参考时钟,只要这个参考时钟在100MHz±300ppm范围内即可。内置的PCIe设备与Add-In卡在处理REFCLK+和REFCLK-信号时使用的方法类似,但是PCIe设备可以使用独立的参考时钟,而不使用REFCLK+和REFCLK-信号。

           在PCIe设备配置空间的Link Control Register中,含有一个“Common Clock Configuration”位。当该位为1时,表示该设备与PCIe链路的对端设备使用“同相位”的参考时钟;如果为0,表示该设备与PCIe链路的对端设备使用的参考时钟是异步的。       

           在PCIe设备中,“Common Clock Configuration”位的缺省值为0,此时PCIe设备使用的参考时钟与对端设备没有任何联系,PCIe链路两端设备使用的参考时钟可以异步设置。这个异步时钟设置方法对于使用PCIe链路进行远程连接时尤为重要。

           在一个处理器系统中,如果使用PCIe链路进行机箱到机箱间的互连,因为参考时钟可以异步设置,机箱到机箱之间进行数据传送时仅需要差分信号线即可,而不需要参考时钟,从而极大降低了连接难度。

    3 WAKE#信号

            当PCIe设备进入休眠状态,主电源已经停止供电时,PCIe设备使用该信号向处理器系统提交唤醒请求,使处理器系统重新为该PCIe设备提供主电源Vcc。在PCIe总线中,WAKE#信号是可选的,因此使用WAKE#信号唤醒PCIe设备的机制也是可选的。值得注意的是产生该信号的硬件逻辑必须使用辅助电源Vaux供电。

            WAKE#是一个Open Drain信号,一个处理器的所有PCIe设备可以将WAKE#信号进行线与后,统一发送给处理器系统的电源控制器。当某个PCIe设备需要被唤醒时,该设备首先置WAKE#信号有效,然后在经过一段延时之后,处理器系统开始为该设备提供主电源Vcc,并使用PERST#信号对该设备进行复位操作。此时WAKE#信号需要始终保持为低,当主电源Vcc上电完成之后,PERST#信号也将置为无效并结束复位,WAKE#信号也将随之置为无效,结束整个唤醒过程。

            PCIe设备除了可以使用WAKE#信号实现唤醒功能外,还可以使用Beacon信号实现唤醒功能。与WAKE#信号实现唤醒功能不同,Beacon使用In-band信号,即差分信号D+和D-实现唤醒功能。Beacon信号DC平衡,由一组通过D+和D-信号生成的脉冲信号组成。这些脉冲信号宽度的最小值为2ns,最大值为16us。当PCIe设备准备退出L2状态(该状态为PCIe设备使用的一种低功耗状态)时,可以使用Beacon信号,提交唤醒请求。

    4 SMCLK和SMDAT信号

           SMCLK和SMDAT信号与x86处理器的SMBus(System Mangement Bus)相关。SMBus于1995年由Intel提出,SMBus由SMCLK和SMDAT信号组成。SMBus源于I2C总线,但是与I2C总线存在一些差异。

          SMBus的最高总线频率为100KHz,而I2C总线可以支持400KHz和2MHz的总线频率。此外SMBus上的从设备具有超时功能,当从设备发现主设备发出的时钟信号保持低电平超过35ms时,将引发从设备的超时复位。在正常情况下,SMBus的主设备使用的总线频率最低为10KHz,以避免从设备在正常使用过程中出现超时。

          在SMbus中,如果主设备需要复位从设备时,可以使用这种超时机制。而I2C总线只能使用硬件信号才能实现这种复位操作,在I2C总线中,如果从设备出现错误时,单纯通过主设备是无法复位从设备的。 

           SMBus还支持Alert Response机制。当从设备产生一个中断时,并不会立即清除该中断,直到主设备向0b0001100地址发出命令。

           上文所述的SMBus和I2C总线的区别还是局限于物理层和链路层上,实际上SMBus还含有网络层。SMBus还在网络层上定义了11种总线协议,用来实现报文传递。

            SMBus在x86处理器系统中得到了大规模普及,其主要作用是管理处理器系统的外部设备,并收集外设的运行信息,特别是一些与智能电源管理相关的信息。PCI和PCIe插槽也为SMBus预留了接口,以便于PCI/PCIe设备与处理器系统进行交互。

            在Linux系统中,SMBus得到了广泛的应用,ACPI也为SMBus定义了一系列命令,用于智能电池、电池充电器与处理器系统之间的通信。在Windows操作系统中,有关外部设备的描述信息,也是通过SMBus获得的。

    5 JTAG信号

           JTAG(Joint Test Action Group)是一种国际标准测试协议,与IEEE 1149.1兼容,主要用于芯片内部测试。目前绝大多数器件都支持JTAG测试标准。JTAG信号由TRST#、TCK、TDI、TDO和TMS信号组成。其中TRST#为复位信号;TCK为时钟信号;TDI和TDO分别与数据输入和数据输出对应;而TMS信号为模式选择。

          JTAG允许多个器件通过JTAG接口串联在一起,并形成一个JTAG链。目前FPGA和EPLD可以借用JTAG接口实现在线编程ISP(In-System Programming)功能。处理器也可以使用JTAG接口进行系统级调试工作,如设置断点、读取内部寄存器和存储器等一系列操作。除此之外JTAG接口也可用作“逆向工程”,分析一个产品的实现细节,因此在正式产品中,一般不保留JTAG接口。

    6 PRSNT1#和PRSNT2#信号

           PRSNT1#和PRSNT2#信号与PCIe设备的热插拔相关。在基于PCIe总线的Add-in卡中,PRSNT1#和PRSNT2#信号直接相连,而在处理器主板中,PRSNT1#信号接地,而PRSNT2#信号通过上拉电阻接为高。PCIe设备的热插拔结构如图43所示。

            如上图所示,当Add-In卡没有插入时,处理器主板的PRSNT2#信号由上拉电阻接为高,而当Add-In卡插入时主板的PRSNT2#信号将与PRSNT1#信号通过Add-In卡连通,此时PRSNT2#信号为低。处理器主板的热插拔控制逻辑将捕获这个“低电平”,得知Add-In卡已经插入,从而触发系统软件进行相应地处理。

            Add-In卡拔出的工作机制与插入类似。当Add-in卡连接在处理器主板时,处理器主板的PRSNT2#信号为低,当Add-In卡拔出后,处理器主板的PRSNT2#信号为高。处理器主板的热插拔控制逻辑将捕获这个“高电平”,得知Add-In卡已经被拔出,从而触发系统软件进行相应地处理。

           不同的处理器系统处理PCIe设备热拔插的过程并不相同,在一个实际的处理器系统中,热拔插设备的实现也远比图43中的示例复杂得多。值得注意的是,在实现热拔插功能时,Add-in Card需要使用“长短针”结构。

           如图43所示,PRSNT1#和PRSNT2#信号使用的金手指长度是其他信号的一半。因此当PCIe设备插入插槽时,PRSNT1#和PRSNT2#信号在其他金手指与PCIe插槽完全接触,并经过一段延时后,才能与插槽完全接触;当PCIe设备从PCIe插槽中拔出时,这两个信号首先与PCIe插槽断连,再经过一段延时后,其他信号才能与插槽断连。系统软件可以使用这段延时,进行一些热拔插处理。


    1.3 PCLe总线的层次结构

            PCIe总线采用了串行连接方式,并使用数据包(Packet)进行数据传输,采用这种结构有效去除了在PCI总线中存在的一些边带信号,如INTx和PME#等信号。在PCIe总线中,数据报文在接收和发送过程中,需要通过多个层次,包括事务层、数据链路层和物理层。PCIe总线的层次结构如图44所示。

            PCIe总线的层次组成结构与网络中的层次结构有类似之处,但是PCIe总线的各个层次都是使用硬件逻辑实现的。在PCIe体系结构中,数据报文首先在设备的核心层(Device Core)中产生,然后再经过该设备的事务层(Transaction Layer)、数据链路层(Data Link Layer)和物理层(Physical Layer),最终发送出去。而接收端的数据也需要通过物理层、数据链路和事务层,并最终到达Device Core。

    1 事务层

            事务层定义了PCIe总线使用总线事务,其中多数总线事务与PCI总线兼容。这些总线事务可以通过Switch等设备传送到其他PCIe设备或者RC。RC也可以使用这些总线事务访问PCIe设备。 

           事务层接收来自PCIe设备核心层的数据,并将其封装为TLP(Transaction Layer Packet)后,发向数据链路层。此外事务层还可以从数据链路层中接收数据报文,然后转发至PCIe设备的核心层。

            事务层的一个重要工作是处理PCIe总线的“序”。在PCIe总线中,“序”的概念非常重要,也较难理解。在PCIe总线中,事务层传递报文时可以乱序,这为PCIe设备的设计制造了不小的麻烦。事务层还使用流量控制机制保证PCIe链路的使用效率。有关事务层的详细说明见第6章。

    2 数据链路层

            数据链路层保证来自发送端事务层的报文可以可靠、完整地发送到接收端的数据链路层。来自事务层的报文在通过数据链路层时,将被添加Sequence Number前缀和CRC后缀。数据链路层使用ACK/NAK协议保证报文的可靠传递。

            PCIe总线的数据链路层还定义了多种DLLP(Data Link Layer Packet),DLLP产生于数据链路层,终止于数据链路层。值得注意的是,TLP与DLLP并不相同,DLLP并不是由TLP加上Sequence Number前缀和CRC后缀组成的。

    3 物理层

            物理层是PCIe总线的最底层,将PCIe设备连接在一起。PCIe总线的物理电气特性决定了PCIe链路只能使用端到端的连接方式。PCIe总线的物理层为PCIe设备间的数据通信提供传送介质,为数据传送提供可靠的物理环境。

            物理层是PCIe体系结构最重要,也是最难以实现的组成部分。PCIe总线的物理层定义了LTSSM(Link Training and Status State Machine)状态机,PCIe链路使用该状态机管理链路状态,并进行链路训练、链路恢复和电源管理。

             PCIe总线的物理层还定义了一些专门的“序列”,有的书籍将物理层这些“序列”称为PLP(Phsical Layer Packer),这些序列用于同步PCIe链路,并进行链路管理。值得注意的是PCIe设备发送PLP与发送TLP的过程有所不同。对于系统软件而言,物理层几乎不可见,但是系统程序员仍有必要较为深入地理解物理层的工作原理。


    1.4 数据链路的扩展

            PCIe链路使用端到端的数据传送方式。在一条PCIe链路中,这两个端口是完全对等的,分别连接发送与接收设备,而且一个PCIe链路的一端只能连接一个发送设备或者接收设备。因此PCIe链路必须使用Switch扩展PCIe链路后,才能连接多个设备。使用Switch进行链路扩展的实例如图45所示。

            在PCIe总线中,Switch[2]是一个特殊的设备,该设备由1个上游端口和2~n个下游端口组成。PCIe总线规定,在一个Switch中可以与RC直接或者间接相连[3]的端口为上游端口,在PCIe总线中,RC的位置一般在上方,这也是上游端口这个称呼的由来。在Switch中除了上游端口外,其他所有端口都被称为下游端口。下游端口一般与EP相连,或者连接下一级Switch继续扩展PCIe链路。其中与上游端口相连的PCIe链路被称为上游链路,与下游端口相连的PCIe链路被称为下游链路。

           上游链路和下游链路是一个相对的概念。如上图所示,Switch与EP2连接的PCIe链路,对于EP2而言是上游链路,而对Switch而言是下游链路。

           在上图所示的Switch中含有3个端口,其中一个是上游端口(Upstream Port),而其他两个为下游端口(Downstream Port)。其中上游端口与RC或者其他Switch的下游端口相连,而下游端口与EP或者其他Switch的上游端口相连。

            在Switch中,还有两个与端口相关的概念,分别是Egress端口和Ingress端口。这两个端口与通过Switch的数据流向有关。其中Egress端口指发送端口,即数据离开Switch使用的端口;Ingress端口指接收端口即数据进入Switch使用的端口。

            Egress端口和Ingress端口与上下游端口没有对应关系。在Switch中,上下游端口可以作为Egress端口,也可以作为Ingress端口。如图45所示,RC对EP3的内部寄存器进行写操作时,Switch的上游端口为Ingress端口,而下游端口为Egress端口;当EP3对主存储器进行DMA写操作时,该Switch的上游端口为Egress端口,而下游端口为Ingress端口。

            PCIe总线还规定了一种特殊的Switch连接方式,即Crosslink连接模式。支持这种模式的Switch,其上游端口可以与其他Switch的上游端口连接,其下游端口可以与其他Switch的下游端口连接。

            PCIe总线提供CrossLink连接模式的主要目的是为了解决不同处理器系统之间的互连,如图46所示。使用CrossLink连接模式时,虽然从物理结构上看,一个Switch的上/下游端口与另一个Switch的上/下游端口直接相连,但是这个PCIe链路经过训练后,仍然是一个端口作为上游端口,而另一个作为下游端口。

           处理器系统1与处理器系统2间的数据交换可以通过Crosslink进行。当处理器系统1(2)访问的PCI总线域的地址空间或者Requester ID不在处理器系统1(2)内时,这些数据将被Crosslink端口接收,并传递到对端处理器系统中。Crosslink对端接口的P2P桥将接收来自另一个处理器域的数据请求,并将其转换为本处理器域的数据请求。

           使用Crosslink方式连接两个拓扑结构完全相同的处理器系统时,仍然有不足之处。假设图46中的处理器系统1和2的RC使用的ID号都为0,而主存储器都是从0x0000-0000开始编址时。当处理器1读取EP2的某段PCI总线空间时,EP2将使用ID路由方式,将完成报文传送给ID号为0的PCI设备,此时是处理器2的RC而不是处理器1的RC收到EP2的数据。因为处理器1和2的RC使用的ID号都为0,EP2不能区分这两个RC。

           由上所述,使用Crosslink方式并不能完全解决两个处理器系统的互连问题,因此在有些Switch中支持非透明桥结构。这种结构与PCI总线非透明桥的实现机制类似,本章对此不做进一步说明。

           使用非透明桥仅解决了两个处理器间数据通路问题,但是不便于NUMA结构对外部设备的统一管理。PCIe总线对此问题的最终解决方法是使用MR-IOV技术,该技术要求Switch具有多个上游端口分别与不同的RC互连。目前PLX公司已经可以提供具有多个上游端口的Switch,但是尚未实现MR-IOV技术涉及的一些与虚拟化相关的技术。

            即便MR-IOV技术可以合理解决多个处理器间的数据访问和对PCIe设备的配置管理,使用PCIe总线进行两个或者多个处理器系统间的数据传递仍然是一个不小问题。因为PCIe总线的传送延时仍然是制约其在大规模处理器系统互连中应用的重要因素。

     



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  • 精解PCI Express

    千次阅读 2007-01-22 16:32:00
    后来这一技术提交PCI-SIG(PCI特殊兴趣组织),由PCI-SIG改名为"CI Express",以标准的形式正式推出,目前的最新版本为v1.0。本连载就要带大家深入了解这一即将改变整个计算机系统结构、成为下一代总线标准的总线技

    基础篇
    随着Intel 800MHz FSB芯片组i875P的推出,Intel同时也向世人显示一个全新的总线技术即将推出,那就是由Intel首先提出并开发的3GIO总线。后来这一技术提交PCI-SIG(PCI特殊兴趣组织),由PCI-SIG改名为"CI Express",以标准的形式正式推出,目前的最新版本为v1.0。本连载就要带大家深入了解这一即将改变整个计算机系统结构、成为下一代总线标准的总线技术。首先本文要向大家介绍的是一些基础知识。

      一、PCI标准的发展历史

      要了解PCI Express总线技术的提出原因,我们先来简要回顾一下PCI总线的发展历史

      目前应用的计算机内部总线技术为PCI,即"eripheral Component Interconnect",中文名为"外围组件互连",它是由Intel于1991年提出的(与本文要介绍的PCI-Express总线技术属同一个公司开发的)。后来,PCI-SIG小组接替了Intel的PCI规范的发展,在1993年5月发布了PCI 2.0。那时,PCI的竞争对手是VESA本地总线(VL-bus或VLB),它是由视频电子标准协会提出的32bit总线,在标准的ISA插槽之后提供附加的第三和第四接口,额定频率33MHz,并且能够提供超过ISA。但是当时作为486处理器/内存总线的直接扩展,VESA是运行在与处理器相同的频率上,因此名为"本地总线",这种直接的扩展意味着如果连接的设备过多,则很可能会干扰处理器自身的工作,特别是当信号通过一个插槽时。于是VESA标准中建议在33MHz频率上只使用2个插槽,或者在总线使用电子缓冲时使用3个。在更高的频率上不能连接2个以上的设备,而在50MHz时它们则必须都内建于主板内。

      由于VESA与处理器同步工作,因而随着处理器频率的提高,VESA总线类型的外围设备工作频率也得随着提高,但是外围设备要求的速度越高,其造价也就更高,对外围设备的生产成本控制造成了极大的不利。因此,VESA只能工作在40MHz以内的频率上。
    当时与VESA竞争的PCI总线技术,相对VESA来说优势非常明显,因为它是一种中间性的总线,独立于CPU,但又与主内存相连。同时PCI总线能够与处理器异步运行,额定频率为25MHz、30MHz和33MHz。当处理器的频率增加时,PCI总线频率仍然能够保持不变。PCI允许的最大插槽数或外部设备数为5个或者更多,而且还不必考虑总线速度、缓冲或其它电器问题的限制。

      其它的特点则使得设备的使用更加简便。即插即用功能让系统自动进行外围设备的设置,而不必再手动设置IRQ跳脚、DMA和IO地址。它还允许IRQ共享,有自己的中断系统。

      最后,PCI总线上的数据传输是不经过CPU,而直接处理,这样降低了潜伏期和处理器的使用率。

      PCI总线的真正应用是随着Intel的Pentium处理器的诞生而开始的,由于在当时与其竞争对手VESA相比优势非常明显,使其很快在1994年成为这场总线之争的胜利者并统一了标准,从此以后,几乎所有的外围设备,从硬盘控制器、声卡到网卡和显卡,都使用PCI插槽。

      二、PCI Express总线的提出

      因为PCI Express总线技术的提出是基于现行PCI总线技术的诸多不足而开始的,所以在此先分析研究一下现行PCI总线存在哪些不足之处。

      PCI总线技术自上世纪90年代初期开始至今已为我们服务了10年有余。在这10多年中它的发展步伐相对来说是缓慢的,总的来说PC总线是每3年性能提高一倍,从最初的8位PC/XT、16位的ISA总线、32位的EISA和MCA、VL总线到PCI、64位PCI-/66MHz、PCI-X,而处理器却通常是每个摩尔周期性能就要提高一倍(一个摩尔周期为18个月)。正是这种技术发展上的不同步,使得PCI总线慢慢成为了整个系统的瓶颈。

      虽然PCI总线技术至今仍是主流,但实际上就其本质来说它早在几年前就显得力不从心了。高性能的图形芯片在5年前就第一个从PCI总线中分离出来,形成单独一种总线技术,那就是AGP(图形加速处理)。到了1997年,PCI总线已经成为了图像数据传输最大的瓶颈,于是,在Intel的440LX芯片组中,AGP(图形加速接口)出现了,目的有两个:提升显卡的性能和将图像数据从PCI总线中独立出来,PCI被解放出来供其它设备使用。

      同时随着RAID阵列,千兆以太网和其他高带宽设备在消费级系统上的出现,PCI 133MB/s的带宽明显不能满足这些应用的需要了。芯片组制造商们已经预见到这种限制所带来的问题,并且对主板芯片组作了一系列改进以减轻PCI总线的负担。在旧式的芯片组,如Intel的440系列中,只使用一条PCI总线来连接北桥芯片和南桥芯片,这条PCI总线不仅要应对南北桥之间的通信,还有普通的PCI设备、IDE、各种I/O(串口、并口、PS/2)和USB设备的通信。为了改善这种情况,Intel、VIA和SiS用新型的高速连接方式取代了南北桥之间的PCI总线,然后让IDE、各种I/O和USB分别使用专用连接方式连接到南桥芯片。如Intel自800系列芯片组开始采用HubLink连接技术,AMD的芯片组之间采用HyperTransfor技术代替原来一直采用的133MB/s PCI总线。VIA和SiS芯片组南北桥之间分别采用各自的Via-Link和MuTIOL芯片连接技术。如图1所示的就是目前的一种典型的主板芯片架构,从这个架构图中我们可以十分清楚地看出各种I/O子系统之间几乎都采用不同的总线技术在
    连接。

    在90年代后期,在服务器和工作站中的高速磁盘和网络适配器开始向66MHz/64位的PCI总线转移,于是又形成了PCI-X新总线标准,不久PCI-X 2.0标准也出现了。接下来在系统内部南、北桥芯片之间的总线技术也开始绕过PCI采用其它总线技术,在外设接口方面更是早已不再采用PCI总线,在芯片组南桥中都基本集成了EIDE、USB和10/100MB/s以太网接口。所以,今天我们的计算机系统无论是在计算机内部,还是在外部,各自为政的总线技术混在一起,统一总线标准和提高总线带宽已是当务之急。

      并行PCI总线主要受到以下几方面的性能限制:它的数据传输速度只有133MB/s,根本不能满足现在复杂多媒体数据实时传输的需求。另外它不能随着主频的提高或者电压的降低而灵活调整传输速;它的同步时钟数据传输受单一上升沿限制,而信号路由规则又受到经济的FR4技术(注:FR4是一种板材技术)的制约,接口引脚过多,不利于将来发展。所有这些限制都促使建立一个更高带宽、通用的I/O总线。

      今天,软件应用越来越依靠硬件平台,特别是I/O子系统。各种不同的音、视频数据流应用在桌面和笔记本电脑来台中应用已非常普遍,但是在目前来说带宽仍是制约其应用的主要因素,仍未有一个完全的解决方案,无论是PCI2.2,还是PCI-X。在服务器中,实时音、视频应用在服务器中也受到严重限制。许多通信应用和高级PC控制系统同样需要实时的数据。今天的桌面PC平台中,都必须面对在同一时刻处理来自不同连接的并发数据传输的挑战。尽管许多用户对他们现有计算机系统在邮件收发、文档处理、电子表格制作、更多的互联网和商业应用等诸方面都表示非常满意,但随着计算机应用领域的不断扩大,仍然有许多当前和潜在的任务需要更快的处理器、图形处理、网络和存储子系统,而这些要求最终的结果就是在这些子系统之间需要更快的连接。如我们的计算机正日益成为家庭数码中心,执行许多复杂的内容制作和数据操作任务,包括视频编辑和编码、图像合成处理。高清晰度电视编码、24位/96KHz采样频率的多声道单频的捕获和回放,和一些实时3D游戏。还有如真实声音识别和同步、强大而又精确的生物测定,和先进的加密技术。高端PC和工作站将被用来处理更多科学计算和工程计算,高质量的3D动画影片制作和编译,先进的金融体系,和许多其它复杂工程。

      正是基于PCI以上这些种种不足和计算机的应用需求,Intel提出了替代PCI总线的新总线技术--PCI Express。在2001年春节的Intel开发者大会上,Intel展示在将用来替代PCI总线和各种不同内部芯片连接的第三代I/O总线技术,当时Intel称之为"3GIO",意为"第三代I/O标准"。根据Intel的说明,这个3GIO技术落后标准将成为下一个10标准,它可工作于各种不同的物理媒介上,从通用的铜线连接到光纤连接。
    三、PCI Express技术优势

      PCI Express之所以能迅速得到业界的承认,并且被大家公认为下一代10年总线标准,它具有鲜明的技术优势,它可以全面解决PCI总线技术所面临的种种问题。有专家预计,PCI Express的设计不只要取代PCI及AGP的插槽,同时也会是一些电脑内部系统连接接口,如处理器、绘图、网络及磁盘的I/O子系统芯片间的连接。下面就来具体介绍这个新总线技术有哪些关键技术优势:
      ·在两个设备之间点对点串行互联(两个芯片之间使用接口连线;设备之间使用数据电缆;而PCI Express接口的扩展卡之间使用连接插槽进行连接);
      与PCI所有设备共享同一条总线资源不同,PCI Express总线采用点对点技术,能够为每一块设备分配独享通道带宽,不需要在设备之间共享资源,这样充分保障了各设备的宽带资源,提高数据传输速率;

      ·双通道,高带宽,传输速度快,
      在数据传输模式上,PCI Express总线采用独特的双通道传输模式,类似于全双工模式,大大提高了数据舆速度。在传输速度上,1.0版本的PCI Express将从每个信道单方向2.5Gbps的传输速率起步,而它在物理层上提供的1~32速可选信道带宽特性更使其可以轻松实现近乎"无限"的扩展传输能力。

      ·灵活扩展性、
      与PCI不同,PCI Express总线能够延伸到系统之外,采用专用线缆可将各种外设直接与系统内的PCI Express总线连接在一起。这样可以允许开发商生产出能够与主系统脱离的高性能的存储控制器,不必再担心由于改用FireWire或USB等其它接口技术而使存储系统的性能受到影响。

      ·低电源消耗,并有电源管理功能
      这主得益于PCI Express总线采用比PCI总线少得多的物理结构,如单x1带宽模式只需4线即可实现调整数据传输,实际上是每个通道只需4根线,发送和接收数据的信号线各一根,另外各一根独立的地线。当然实际上在单通道PCI Express总线接口插槽中并不是4针引脚,而是18针,这其余的14针都是通过4根芯线想互组合得到的。由于减少了数据传输芯线数量,所以它的电源消耗也就大降低了。

      ·支持设备热拨插和热交换
      PCI Express总线接口插槽中含有"热拨插检测信号",所以可以像USB、IEEE 1394总线那样进行热拨插和热交换。

      ·支持QoS链接配置和公证策略

      ·支持同步数据传输
      PCI Express总线设备可以通过主机桥接器芯片进行基于主机的传输,也可以通过交换器进行点对点传输;
    ·具有数据包和层协议架构
      它采用类似于网络通信中的OSI分层模式,各层使用专门的协议架构,所以可以很方便地在其它领域得到广泛应用。

      ·每个物理链接含有多点虚拟通道
      类似于InfiniBand,PCI Express总线技术在每一个物理通道中也支持多点虚拟通道,理论上来讲每一个单物理通道中可以允许有8条虚拟通道通道进行独立通信控制,而且每个通信的数据包都定义不同的QoS。正因如此,它与外设之间的连接就可以得到非常的数据传输速率。

      ·可保持端对端和链接级数据完整性
      这是得益于PCI Express总线的分层架构,具体将在下篇介绍。

      ·具有错误处理和先进的错误报告功能
      这也是得益于PCI Express总线的分层架构,它具有软件层,软件层的主要功能就是进行错误处理和提供错误报告,具体将在下篇介绍。

      ·使用小型连接,节约空间,减少串拢
      PCI Express技术不需要像PCI总线那样在主板上布大量的数据线(PCI使用32或64条平行线传输数据),与PCI相比,PCI Express总线的导线数量减少了将近75%(PCI Express总线也会有好几种版本的),速度会加快而且数据不需要同步。同时因为主板上走线少了,从而可以使通过增加走线数量提升总线宽度的方法就更容易实现,同时各走线之间的间隔就可以更宽,减少了相互之间的串扰。

      ·在软件层保持与PCI兼容
      跨平台兼容是PCI Express总线非常重要的一个特点。目前被广泛采用的PCI 2.2设备可以在这一新标准提供的低带宽模式下运行,不会出现类似PCI插卡无法在ISA或者VLB插槽上使用的问题,从而为广大用户提供了一个平滑的升级平台。同时由IBM创导的PCI-X接口标准在PCI Express标准中也得到了兼容,但要注意的是它不兼容目前的AGP接口。
      鉴于如此众多的优势,大家都认为PCI Express将成为今后10年内的主要内部总线连接标准,它不但将被用在台式机、笔记本电脑以及服务器平台上,甚至会继续延伸到网络设备的内部连接设计中
    四、PCI Express总线的前景

      PCI-Express体系结构符合第三代I/O总线的所有需求。PCI-Express的不同就在于点对点的串行连接,可以使用更少的数据线提供更高的连接速度。它可以为任何带宽需求的应用以每针100MB/s的速度进行传输。它的先进特征的自由缩放性能将及成为统一的I/O方案而全面进入台式机、笔记本电脑、服务器、通信、工作站的内置设备等领域。PCI-Express连接是执行多通道、点对点连接的,而多通道可以用来建立I/O之间的互联,而使带宽得到成倍地增加。这种I/O之间的互联可以使系统之间的发割变得非常容易,其成本与当前工作PCI架构相当,甚至更少。并且PCI-Express与现在的PCI软件保持兼容,这样有利于在将来的系统中得到综合。

      随着PCI-SIG颁发PCI Express 1.0以来,几乎没有谁会再怀疑PCI Express将是下一代总线标准。不仅原有的PCI、AGP总线拥戴者如此,就连许多各种不同的系统内部总线开发者,如AMD、VIA、SIS、ATi、nVIDIA等都无不提出对PCI Express的支持,纷纷想把自己的总线技术加入到CPI Express技术之中,尤其是Intel的竞争对手AMD。由此看来,PCI Express总线将一统天下的局面似乎没有什么障碍,但实际上至少在目前为止还远不是说这话的时候,特别是在服务器和工作站中,因为在其中早已有像Infiniband和PCI-X总线技术得到广泛的应用。还有如RapdIO和Intel自己的超线程技术等。

      正如PCI Express工作小组Arapahoe所说的那样,以上所说的这些解决方案面向的目标与PCI Express总线不同。RapidIO和超线程技术是针对那些特殊的应用,而PCI Express则是为一般应用所设计的。PCI Express取代超线程技术而作为处理器之间接口的可能性也几乎是不存在的,因为PCI Express缺乏高速缓存一致性协议,在同步时钟周期内高于并行接口的潜伏期也使它不适于此类应用。所以,AMD和nVidia没什么可害怕的,Intel也不会用它来取代P4总线,因为一个开放的PCI Express标准意味着Intel无法再为P4总线授权问题而起诉其他第三方芯片组厂商。

      但是PCI Express仍有着巨大的发展潜力,它在一般用途的定位使其在灵活性方面具有明显的优势,而且这确保了它有着广阔的应用前景。

      由于有着许多改变,所以从PCI到PCI Express的转变不会在一夜之间完成。ISA插槽挣扎了近10年才最后被PCI总线全面取代而消失,所以不要认为你的PCI设备已经落伍了。

      PCI Express底板1.0a规范和板卡电气1.0a规范都已经发布了,但我们要等到2004年才能看到真正的PCI Express产品,在桌面机和服务器中全面采用PCI Express接口的设备更不是近两、三年可以出现的。或许最开始是nVidia和ATi的显卡产品以及基于Grantsdale芯片组的Intel主板。在服务器终端市场,Intel想要通过Lindenhurst和Twin Castle芯片组来引进PCI Express。由于各种新的因素和富有前途的性能表现,PCI Express的未来看上去充满希望。

    系统架构篇

    在上一篇我们了解了PCI Express总线的产生和技术优势,但要真正理解PCI Express总线技术的优越性还得从其结构本身说起,所以本篇就要全面介绍PCI Express总线的结构。

      一、总体系统架构

      在正式了解PCI Express串行链接物理和逻辑结构前,先来看一下PCI Express系统架构的方框图。你可以看到PCI Express连接器已被移植到系统中的各个不同部分,为将来的高速设备提供连接点。

      PCI Express的基本结构包括根组件(Root Complex)、交换器(Switch)和各种终端设备(Endpoint)。根组件可以集成在北桥芯片中,用于处理器和内存子系统与I/O设备之间的连接,而交换器的功能通常是以软件形式提供的,它包括两个或更多的逻辑PCI到PCI的连接桥(PCI-PCI Bridge),以保持与现有PCI兼容。当然,像PCI Express-PCI的桥设备也可能存在。在PCI Express架构中的新设备是交换器(Switch),它取代了现有架构中的I/O桥接器,用来为I/O总线提供输出端。交换器支持在不同终端设备间进行对等通信。下图1就是PCI Express 1.0的拓扑结构图。


      
    图1

    为了便于与现行的PCI总线结构进行有效对比,现把两种总线的桌面系统架构并列于下图2中。



    图2


      在图中现有的PCI架构中,用于显卡的接口为AGP,而新的PCI Express架构中以PCI Express取代了,现有CPI架构I/O桥接器中的PCI/PCI-X桥接器在PCI Express架构中全部以Switch交换器取代,增加了一些PCI Express总线接口用于与终端设备连接,当然为了保持与现有PCI兼容,在第一版PCI Express架构中仍保留CPI接口。

       PCI Express总线技术将全面应用于桌面/移动和服务器系统中,但各自的体系结构不完全相同,如图3左图所示的是桌面机和移动笔记本电脑中使用PCI Express总线的系统架构,而图3右图所示的是服务器和工作站中使用PCI Express总线的系统架构。除此之外,在网络中同样可以以使用PCI Express总线技术进行通信,结构图如图4所示。



    图3

      从图3中的两个应用架构比较可以看出,PCI Express总线技术在服务器和工作站中的应用更为彻底,在服务器/工作站中除了内存子系统与芯片组之间的通信外,其它都是采用PCI Express总线来与芯片连接的,而在桌面机中在目前来说还主要是取代显卡中的AGP总线和其它PCI板卡,如网卡,至于硬盘和外设接口都仍是采用相应的总线接口直接与芯片组连接。

    图4

      从图中可以看出,PCI Express总线在网络中的应用也是非常彻底的,除了内存子系统外,几乎所有的外设及内置板卡都是直接或者间接通过PCI Express总线与芯片组连接的。

      综上所述,目前来说PCI Express总线主要还是先从服务器、工作站和网络设备得到彻底应用,在桌面机中主要以先取代AGP和部分PCI接口开始。

      二、PCI Express的体系结构

      PCI Express体系结构采用分层设计,就像网络通信中的七层OSI结构一样,这样利于跨平台的应用。

      PCI-Express体系结构如图5所示。它共分为四层,从下到上分别为:物理层(Physical Layer)、数据链路层(Link Layer)、处理层(Transaction Layer)和软件层(Software Layer)。图中的“S/W”和“Config/OS”均属于软件层。

      PCI Express的体系结构兼容于PCI地址结构模式,使得所有已有应用和驱动程序均不需作任何修改即可应用到新总线系统中。PCI-Express配置使用标准的PCI即插即用规格标准。下面对以上各层分别进行具体介绍。

    1. 物理层(Physical Layer)

      物理层是最低层,它负责接口或者设备之间的链接,是物理接口之间的连接,可对应于网络中OSI七层模式中的物理层来理解。

      物理层决定了PCI Express总线接口的物理特性,如点对点串行连接、微差分信号驱动、热拨插、可配置带宽等。初始的单一串行PCI Express链接包含两个低电压微分驱动信号对(4线的接收和发送对)的双向连接,即“发送”和“接受”信号。数据时钟使用8/10b解码方式来达到相当高的数据速率(这一技术同时也在其它串行总线技术中,如InfiniBand和RapidIO),时钟信息直接被编码成数据流,比起分离信号时钟更好。。微分信号受两个不同方向的电压驱动,初始PCI Express的链接信号发送速率为单线每个方向2.5GB/s,预计到2004年可达到5GB/s的信号传输速率,使用先进的硅技术把数据传输速率提高到10GHz(达到铜线传输的理论上最大值)。双向连接允许数据在两个方向上同时传输,类似于全双工连接,如电话系统,但是在双向传输中,各自都有自己的地线,而不像双工传输那样采用公共地线,在双向连接中可得到高速、更好质量的传输信号。单线双向信号线及传输流程如图6所示。


      
    图6


      在图中的两个红色箭头代表两个不同的方向(发送和接收)的数据包,从图中可以看出,单线数据传输每个方向只需2要芯线,即一根数据传输线,一根为地线。

      PCI Express链接可以配置为x1、x2、x4、x8、x12、x16和x32信道带宽,x1带宽的链接包含4条线,x16带宽信道每个方向就有16个不同的信号对,或者64根信号芯线用于双向数据传输;终极的x32带宽信道每个方向可以提供10GB/s的数据传输速率,但是在采用8位/10位编码方式的情况下,实际速率只可达8GB/s,留有20%富余。PCI Express体系结构可以通过速度的提高和先进的编码技术来升级,但这些速度的提高、编码的改进和媒介的改变均只影响物理层,所以对于整个PCI Express架构来说升级是非常方便的。

      如图7所示的是PCI Express总线数据流传输示意图。图的左边显示的是单信道情况下数据流的传输方式,因为PCI Express属于点对点串行连接,所以在单信道情况下,数据流是一个字节一个字节地传输。在图的右边显示的是多信道情况下PCI Express总线数据流的传输情况。因为有多外信道,所以数据可以依次传输到各个信道,加快了整个数据传输的速度,提高了数据传输效率,这有点类似于网络中的磁盘阵列。
    不过在此要注意的一点是,连接的双方信道配置要一致,不可不对称配置,也就是说说两个方向的信道数要相等。这主要是PCI Express接口在外设中的应用情况下需要着重考虑的,在计算机内部,通常两上PCI Express设备之间不会有什么通信请求,如显卡与网卡之间。有些工业分析家建议在第一代用于替代AGP总线的PCI Express图形总线应该采用非对称设计,来取代原有的16信道同步连接计划,因为他们认为从图形卡向系统内存传输的数据会更少些。



    图7


      在物理层的另一处重要方面就是中断。

      PCI Express支持两个类型的中断,现行的PCI INTx (x= A, B, C, or D) 中断被保留下来了,仍可在PCI Express总线中应用。还有一个新的中断类型,那就是MSI (Message Signaled Interrupt,信息信号中断),MSI中断可以进一步优化PCI .2/2.3设备。INTx中断方式可以用信号方式中断主机芯片请求,它可以与现行的PCI总线的驱动程序和操作系统兼容。PCI Express设备必须支持INTx和MS两种中断模式,原有设备将压缩INTx中断信息在PCI Express处理信息中。MSI中断是通过内存写处理操作边沿触发和发送的。重新编写驱动程序对于MSI边沿触发中断是非常有利的,MSI方案在使用数据包协议通过串行链接中是一种行之有效的本地中断方式。MSI在多处理器系统中任何设备都可以发送中断,比起主机直接发送中断更加有效,所以现在许多多处理器系统和I/O架构都对MSI中断技术提供支持。
    2. 数据链路层(Link Layer)

      数据链路层的主要职责就是确保数据包可靠、正确传输。它的任务是确保数据包的完整性,并在数据包中添加序列号和发送冗余校验码到处理层。大多数数据包是由处理层发起的,基于信任,数据流控制协议确保数据包只在终端缓存空闲时传输。排队了所有数据的重试,使得信道带宽浪费现象得到有效地约束。但数据链路层在信号中断时自动重新传输数据包。传输过程如图8所示。



    图8


      3. 处理层(Transaction Layer)

      处理层的作用主要是接受从软件层送来的读、写请求,并且建立一个请求包传输到链接层。所有请求都是分离执行,有些请示包将需要一个响应包。处理层同时接受从链路层传来的响应包,并与原始的软件请求关联。处理层还整合或者拆分处理级数据包来发送请求,如数据读、写请求,并且操纵链接配置和信号控制。以确保端到端连接通信正确,没有无效数据通过整个组织(包括源设备和目标设备,甚至包括可能通过的多个桥接器和交换器)。

      在PCI Express总线技术中,数据包类型主要有两种,那就是由处理层发起的“处理层数据包”(Transaction Layer Packet,TLP)和“数据链路层数据包”(Data Link Layer Packet,DLLP)。每个数据包都有一个可以使响应包定向于正确发起者的唯一标识符,包的格式支持32位内存地址和扩展64位内存地址。包同时还有如“非窥探”、“无严格排序”和“优先权”等属性,这些属性将应用于优化路由I/O子系统的数据包。

      处理层包括4个地址空间,其中3个是PCI接口原有的,如内存、I/O和配置地址空间,另一外新PCI-Express接口新加的,它就是“信息空间”。PCI2.2标准中介绍不断变化的系统中断宣传的方法称之为“信息信号中断”(Message Signaled Interrupt,MSI)。这里特殊规格格式的内存写事物代替无边信号硬写,如中断、电源管理请求、复位等等有关信息方面。另一个PCI2.2标准的特殊循环,如中断响应也属于信息执行范畴。你可以把PCI-Express信息称之为“虚拟线”,因为它们的影响将消除现有执行平台中的广阔无限频带信号的排列。这几个地址空间类型的用途如下表所示。

    不同地址空间的传输类型
    地址空间 处理类型 基本用途
    内存 读/写 处理来自或发送到内存中的数据
    I/O 读/写 处理来自或发送到I/O节点中的数据
    配置 读/写 设备配置或者设置
    信息 基线/供应商定义/先进交换 处理从事件信号机制到通用目信息的所有信息

      PCI Express使用数据包和层协议结构,而不需任何边带及旁路主流串行连接信号。层协议已经在数据通信中使用多年,它们允许在不同协议的功能区域中保持分离,而且可以不用做任何改动更新或者浓缩在其它不同层中。如新的处理类型可以包括在新的协议版本中,而不会影响下面的层,或者物理媒介可以被更换,而不会对更高层有大的影响。

      下图9说明了PCI Express的3个协议层(处理层、数据链路层和物理层)在数据传输中的作用,数据流从一个设备的处理层发起,经过数据链路层,到物理的总线接口设备,然后通过相应的PCI Express数据电缆传输到另一设备的物理层设备,经过另一设备的数据链路层再传到处理层进行处理,第一层都代表一个协议栈。



    图9

    图10显示了数据包在两个设备中传输的实际流程,高层数据包信息被压缩在低层封装包中,应用级数据最终在数据包的核心位置。处理层在端到端的数据传输中使用32位冗余校验码,在数据链路层是使用16位校验码的。处理层数据包头包括许多控制信息和端到端传输数据。

      PCI Express处理层使用基于信任的流控制机制来确保接收设备有足够的缓存资源用于接受从发送端设备所传输的数据大小和类型。



    图10


      讲到数据处理,再来讲一下PCI Express总线接口中新的结构,那就是虚拟通道(Virtual lan)。类似于InfiniBand,PCI Express总线技术在每一个物理信道中也支持多点虚拟通道,理论上来讲每一个单物理信道中可以允许有8条虚拟通道信道进行独立通信控制。每个通信的数据包都定义不同的QoS,如图11所示。当数据包通过PCI Express组织传输时,在每个交换器或者链接终端,数据包的基本传输信息和传策略可以得到应用。传输信息在数据包包头,它包括3位代码,可以描述8个不同的传输信道。



    图11


      4. 软件层(Software Layer)

      软件层被称为最重要的部分,因为它是保持与PCI总线兼容的关键。其目的在于使系统在使用PCI Express启动时,像在PCI下的初始化和运行那样,无论是在系统中发现的硬件设备,还是在系统中的资源,如内存、I/O空间和中断等,它可以创建非常优化的系统环境,而不需要进行任何改动。在PCI-Express体系结构中保持这些配置空间和I/O设备连接的规范稳定是非常关键的。事实上,在PCI-Express平台中所有操作系统在引导时都不需要进行任何编辑,也就是说在软件方面完全可以实现从PCI总线平稳过渡。

      在软件响应时间模式方面,PCI-Express体系结构支持PCI的本地存储、共享内存模式,这样所有PCI软件在PCI-Express体系中运行都不需任何改变。当然新的软件可能包括新的特性。

    物理结构篇
    在前两篇中,我们对PCI Express总线技术的基础知识及系统架构部分作了详细的介绍,本篇就要带大家认识PCI Express总的物理结构,以及常见的PCI Express设备,见识一下PCI Express设备的庐山真面目。

      一、物理结构外观

      PCI-Express接口标准更少的信号线更加有利于I/O子系统的改进,并且使新的系统模块更加方便加入。改进的设计包括以下几个方面:PCI-Express接口是基于现有PCI结构的主板旁加一个PCI接口一半长的子接口;更高连接带宽,如在一个物理卡中可以支持到最多16条连接,将用新的连接器替代旁边的PCI或者AGP连接器。这是早期工程师和技术人员所采用扩展的方式,在PCI总线插槽终端添加一段专用地址,以使同时可以支持PCI和CPI Express接口的设备,就像EISA接口可以同时支持EISA和ISA卡一样。如图1所示。



    图1

    但后来随着多信道PCI Express总线技术的发展,在高带宽模式下如果仍采用上述在PCI接口附加的方法显然行不通,于是工程师们又设计出一种完全独立于PCI总线的全新总线结构。下图2所示的是x1和x16模式的插槽结构与现行PCI总线插槽结构的对比图。因为它不同于PCI结构,也不是在原有PCI接口前、后附加端子,原来的PCI设备也就不能插在PCI Express新接口中,所以在近期的主板板上为了保持与原有总线系统结构相兼容,必须在主板上留有一定的PCI插槽。



    图2

      在服务器中因为这类PCI Express卡较多,所以通常采用专用集线板集中安装这些板卡设备,如图3所示。由此系统结构也可以看出,PCI Express总线将在服务器中得到更为广泛的应用。



    图3
    PCI-Express标准除了将替代AGP和PCI卡外,其它形式的产品也正在积极的发展之中。PCIMCIA工业组织已经宣布在PC接口卡下一步发展一种新规格的连接卡。新规格将把桌面机和笔记本电脑的外置的接口标准进行统一。在未来几年的发展中,新卡标准的目标将朝着小型化的方向发展,以满足轻薄型笔记本和未来台式机设计需求。新卡的下一步发展将结合体积更小,在可靠性和易用性方面更强。新卡支持在笔记本电脑和台式机共享设备之间热拨插,类似于USB设备可以共享一样。新标准将是一个自由的开放系统。

      PCI-SIG日前宣布已完成PCI Express技术新规格的制定工作,新规格PCI Express Mini Card是将PCI Express技术面向移动平台扩展而成。该规格有望成为目前实际应用于移动终端的Mini PCI规格的后续规格,它补充了PCI Express Card的要素,并有望应用于按照移动终端的BTO(按单定制)及CTO(按单配制)商业模式生产的有线及无线外设。

      PCI Express Mini Card规格制定工作的完成,标志着业界在PCI Express技术开发领域取得了重大进展,该规格将使PCI Express技术的价值扩展到移动市场领域。PCI Express技术工作组负责人Ajay Bhatt表示:PCI Express Mini Card规格的发布,扩大了PCI Express技术开发的应用空间,还可引发业界的兴趣。该规格最初主要面向移动计算市场所需的外设,后经业界主要OEM和IHV(独立硬件制造商)的努力完善而成。

      如图4所示的是目前PCI-SIG组织已确定的有关PCI Express总线接口、连接电缆和设备外观,以及其应用领域图示。从图中要吧清楚地看出各带宽模式下的PCI Express总线接口插槽和连接电缆外观。



    图4
    二、台式机PCI Express物理接口设计规范

      为了使大家对PCI Express插槽接接口物理结构有一个基本的了解,五面将列举x1、x4、x8、x16几种带宽模式下的PCI Express插槽接接口物理结构中各针脚定义。x1模式下的插槽针脚下定义如下表1所示。

    表1 x1模式PCI Express总线接口插槽针脚定义  针号 B面 A面
     
     

    • 名称 说明 名称 说明
      1 +12v +12v电压 PRSNT1# 热拨插存在检测
      2 +12v +12v电压 +12v +12v电压
      3 RSVD 保留针脚 +12v +12v电压
      4 GND 地 GND 地
      5 SMCLK 系统管理总线时钟 JTAG2 测试时钟、JTAG接口输出时钟
      6 SMDAT 系统管理总线数据 JTAG3 测试数据输出
      7 GND 地 JTAG4 测试模式选择
      8 +3.3v +3.3.v电压 JTAG5 测试模式选择
      9 JTAG1 测试复位,JTAG接口复位时钟 +3.3v +3.3.v电压
      10 3.3vaux 3.3v辅助电源 +3.3v +3.3.v电压
      11 WAKE# 链接激活信号 PWRGD 电源准备好信号
      12 RSVD 保留针脚 GND 地
      13 GND 地 REFCLK+ 差分信号对的参考时钟
      14 HSOp(0) 0号信道发送差分传输信号对 REFCLK-
      15 HSOn(0) GND 地
      16 GND 地 HSlOp(0) 0号信道接收差分信号对
      17 PRSNT2# 热拨插存在检测 HSln(0)
      18 GND 地 GND 地
    1.  


      x4带宽模式下相对x1模式下附加的针脚定义如下表2所示。

    表2 x1模式附加针脚定义  针号 B面 A面

    • 名称 说明 名称 说明
      19 HSOp(1) 1号信道发送差分信号对 GND 地
      20 HSOn(1) HSip(1) 1号信道接收差分信号对
      21 GND 地 HSin(1)
      22 GND 地 GND 地
      23 HSOp(2) 2号信道发送差分信号对 GND 地
      24 HSOn(2) GND 地
      25 GND 地 HSip(2) 2号信道接收差分信号对
      26 GND 地 HSin(2)
      27 HSOp(3) 3号信道发送差分信号对 GND 地
      28 HSOn(3) GND 地
      29 GND 地 HSip(3) 3号信道接收差分信号对
      30 RSVD 保留针脚 HSin(3)
      31 PRSNT2# 热拨插存在检测 GND 地
      32 GND 地 RSVD 保留针脚
    1.  


      X8模式相对x4模式下附加的针脚定义如下表3所示。   
      表3 x4模式附加针脚定义  针号 B面 A面
    名称 说明 名称 说明
    33 HSOp(4) 4号信道发送差分信号对 RSVD 保留针脚
    34 HSOn(4) HSip(4) 4号信道接收差分信号对
    35 GND 地 HSin(4)
    36 GND 地 GND 地
    37 HSOp(5) 5号信道发送差分信号对 GND 地
    38 HSOn(5) GND 地
    39 GND 地 HSip(5) 5号信道接收差分信号对
    40 GND 地 HSin(5)
    41 HSOp(6) 6号信道发送差分信号对 GND 地
    42 HSOn(6) GND 地
    43 GND 地 HSip(6) 6号信道接收差分信号对
    44 GND 地 HSin(6)
    45 HSOp(7) 7号信道发送差分信号对 GND 地
    46 HSOn( GND 地
    47 GND 地 HSip(7) 7号信道接收差分信号对
    48 PRSNT2# 热拨插存在检测 HSin(7)
    49 GND 地 GND 地
      X16模式相对x8模式下附加的针脚定义如下表4所示。

    表4 x4模式附加针脚定义  针号 B面 A面

    • 名称 说明 名称 说明
      50 HSOp( 8号信道发送差分信号对 RSVD 保留针脚
      51 HSOn( GND 地
      52 GND 地 HSip(5) 8号信道接收差分信号对
      53 GND 地 HSin(
      54 HSOp(9) 9号信道发送差分信号对 GND 地
      55 HSOn(9) GND 地
      56 GND 地 HSip(9) 9号信道接收差分信号对
      57 GND 地 HSin(9)
      58 HSOp(10) 10号信道发送差分信号对 GND 地
      59 HSOn(10) GND 地
      60 GND 地 HSip(10) 6号信道接收差分信号对
      61 GND 地 HSin(10)
      62 HSOp(11) 11号信道发送差分信号对 GND 地
      63 HSOn(11) GND 地
      64 GND 地 HSip(11) 11号信道接收差分信号对
      65 GND 地 HSin(11)
      66 HSOp(12) 12号信道发送差分信号对 GND 地
      67 HSOn(12) GND 地
      68 GND 地 HSip(12) 12号信道接收差分信号对
      69 GND 地 HSin(12)
      70 HSOp(13) 13号信道发送差分信号对 GND 地
      71 HSOn(13) GND 地
      72 GND 地 HSip(13) 13号信道接收差分信号对
      73 GND 地 HSin(13)
      74 HSOp(14) 14号信道发送差分信号对 GND 地
      75 HSOn(14) GND 地
      76 GND 地 HSip(14) 13号信道接收差分信号对
      77 GND 地 HSin(14)
      78 HSOp(15) 15号信道发送差分信号对 GND 地
      79 HSOn(15) GND 地
      80 GND 地 HSip(15) 15号信道接收差分信号对
      81 PRSNT2# 热拨插存在检测 HSin(15)
      82 RSVD 保留针脚 GND 地
    1.  



      对比以上各表可以看出,各种带宽模式下的PCI Express总线接口插槽主要区别在于信道的多少,而主要控制功能是在0号信道的模式下,其它模式下的插槽是在0号信道基础附加一些发送和接收差分信号对连接,以及相应的地线。

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