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  • // 写请求信号 wire [7:0] data ; // 写入FIFO的数据 wire wrempty ; // 侧空信号 wire wrfull ; // 侧满信号 wire wrusedw ; // FIFO中的数据量 wire rdreq ; // 读请求信号 wire [7:0] q ; // 从FIFO...
  • FIFO 读写操作

    千次阅读 2014-09-15 23:57:04
    《Linux程序设计(第3版)》对于Linux命名管道的读写规则详解的不够详细和清楚,查...(1)如果有进程打开FIFO,且当前FIFO为空,则对于设置了阻塞标志的读操作来说,将一直阻塞下去,直到有数据可以读时才继续执行;

    《Linux程序设计(第3版)》对于Linux命名管道的读写规则详解的不够详细和清楚,查了些资料,在此总结一下:

     

    1.从FIFO中读取数据:

    约定:如果一个进程为了从FIFO中读取数据而阻塞打开了FIFO,那么称该进程内的读操作为设置了阻塞标志的读操作。

    (1)如果有进程写打开FIFO,且当前FIFO为空,则对于设置了阻塞标志的读操作来说,将一直阻塞下去,直到有数据可以读时才继续执行;对于没有设置阻塞标志的读操作来说,则返回0个字节,当前errno值为EAGAIN,提醒以后再试。

    (2)对于设置了阻塞标志的读操作来说,造成阻塞的原因有两种:一、当前FIFO内有数据,但有其它进程在读这些数据;二、FIFO本身为空。

    解阻塞的原因是:FIFO中有新的数据写入,不论写入数据量的大小,也不论读操作请求多少数据量,只要有数据写入即可。

    (3)读打开的阻塞标志只对本进程第一个读操作施加作用,如果本进程中有多个读操作序列,则在第一个读操作被唤醒并完成读操作后,其它将要执行的读操作将不再阻塞,即使在执行读操作时,FIFO中没有数据也一样(此时,读操作返回0)。

    (4)如果没有进程写打开FIFO,则设置了阻塞标志的读操作会阻塞。

    (5)如果FIFO中有数据,则设置了阻塞标志的读操作不会因为FIFO中的字节数少于请求的字节数而阻塞,此时,读操作会返回FIFO中现有的数据量。

     

    2.从FIFO中写入数据:

    约定:如果一个进程为了向FIFO中写入数据而阻塞打开FIFO,那么称该进程内的写操作为设置了阻塞标志的写操作。

    FIFO的长度是需要考虑的一个很重要因素。系统对任一时刻在一个FIFO中可以存在的数据长度是有限制的。它由#define PIPE_BUF定义,在头文件limits.h中。在Linux和许多其他类UNIX系统中,它的值通常是4096字节,Red Hat Fedora9下是4096,但在某些系统中它可能会小到512字节。

    虽然对于只有一个FIFO写进程和一个FIFO的读进程而言,这个限制并不重要,但只使用一个FIFO并允许多个不同进程向一个FIFO读进程发送请求的情况是很常见的。如果几个不同的程序尝试同时向FIFO写数据,能否保证来自不同程序的数据块不相互交错就非常关键了à也就是说,每个写操作必须“原子化”。

     

    一、对于设置了阻塞标志的写操作:

    (1)当要写入的数据量不大于PIPE_BUF时,Linux将保证写入的原子性。如果此时管道空闲缓冲区不足以容纳要写入的字节数,则进入睡眠,直到当缓冲区中能够容纳要写入的字节数时,才开始进行一次性写操作。即写入的数据长度小于等于PIPE_BUF时,那么或者写入全部字节,或者一个字节都不写入,它属于一个一次性行为,具体要看FIFO中是否有足够的缓冲区。

    (2)当要写入的数据量大于PIPE_BUF时,Linux将不再保证写入的原子性。FIFO缓冲区一有空闲区域,写进程就会试图向管道写入数据,写操作在写完所有请求写的数据后返回。

     

    二、对于没有设置阻塞标志的写操作:

    (1)当要写入的数据量不大于PIPE_BUF时,Linux将保证写入的原子性。如果当前FIFO空闲缓冲区能够容纳请求写入的字节数,写完后成功返回;如果当前FIFO空闲缓冲区不能够容纳请求写入的字节数,则返回EAGAIN错误,提醒以后再写。

    (2)当要写入的数据量大于PIPE_BUF时,Linux将不再保证写入的原子性。在写满所有FIFO空闲缓冲区后,写操作返回。

     

    3.为了对FIFO读写规则验证:

    下面提供了两个对FIFO的读写程序,适当调节程序中的很少地方或命令行参数就可以对各种FIFO读写规则进程验证(待续…)。
    展开全文
  • FPGA学习之路——FIFO读写

    万次阅读 2016-12-14 20:14:56
    在300000多ps时,PLL模块初始化完成,可以看到clk_20m,clk_100m,clk_sdram的波形了。 新建IP核FIFO clk_20m  (rdclk) 读FIFO时钟 ... FIFO请求信号 ...

    300000ps时,PLL模块初始化完成,可以看到clk_20m,clk_100m,clk_sdram的波形了。

    新建IPFIFO

    clk_20m       

    rdclk

    FIFO时钟

    sdram_wr_ack  

    (rdreq)

    FIFO读请求信号

    sys_data_in    

    (data)

    FIFO读出的数据

    clk_100m    

    (rdclk)

    FIFO时钟

    write_fifo_req       

    (wrreq)

    表示FIFO写请求信号

    write_fifo_data_in      

    wrusedw

    写入FIFO的数据

    wrf_use                (wrusedw)

    (q)

    当前FIFO队列里存在的数据个数(一般会用到存入个数,而不会用rdusedw(读出个数))

     

    先看写FIFO的过程,每一个时钟(clk_100m)上升沿,判断写请求信号是否为高电平

    如果为高电平

    (1)在该上升沿时,数据线上的数据写入FIFO,

    (2)在下一个时钟上升沿,wrf_use增加1,表示FIFO队列里的数据增加了一个。

     

    在每个读时钟的上升沿,判断两个条件

    (1)读请求信号是否为高电平,

    (2) FIFO是否为空

    如果高、不为空,那么在下一个read_clock的上升沿将数据读出,具体可看下图:

    不难发现,第一个read_clock上升沿,FIFO为空;第二个上升沿,FIFO不为空,准备开始读出数据;第三个上升沿,读出数据,同时wrf_use要减1

    wrf_use是由write_clock维护的,故在下一个写时钟的上升沿,更新wrrf_use 8变成7)。

    ****************************************************************************************************

    再看一副图,下一个8*16bit 数据,道理还是和上面的一样。

    下面看一下读请求为低电平的情况

    不难看出,wrf_use随着数据的写入而增加

    在累积了一段时间数据后,又迎来了读请求信号,看下图:(还是:上升沿判断,下一个上升沿读取。。。),不再赘述

     

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  • 基于FPGA的FIFO读写实验

    千次阅读 2020-02-19 16:18:44
    FIFO简介: FIFO_IP核的配置

    FIFO简介:在这里插入图片描述

    在这里插入图片描述

    在这里插入图片描述
    在这里插入图片描述
    data[7:0] :数据输入端口,当wrreq信号为高电平且clok信号为高电平时将data线上的数据写入到FIFO中
    wrreq:写请求信号,高电平有效
    rdreq:读请求信号,高电平有效
    q[7:0]:数据读取端口,当rdreq信号为高电平,且clok信号为高电平时,FIFO 将数据放到q数据线上
    full:写满信号标志位,当FIFO中数据写满时改为置1
    almost_full :即将写满信号(可配置还差多少个数据即将写满,例如配置为3,表示还差三个数据的时候将almost_full 信号拉高)
    empty:FIFO读空信号,全空时置1
    almost_empty:即将读空信号(可配置,例如配置为3,表示还差三个数据将FIFO读空的时候,讲almost_empty 信号拉高)
    usedw[7:0]:当前FIFO中可用的数据个数
    sclr:同步清0信号,该信号为1时,并且在clok信号来到时将FIFO中的数据清0
    aclr:异步清0信号,该信号为1时,将FIFO中数据立即清0,不受时钟的约束

    //				FIFO实验顶层模块(此处设置的是双时钟FIFO  IP核)
    //****************************************************
    module  ip_fifo(
    	input				sys_clk,
    	input				sys_rst_n
    
    );
    //wire  define
    wire					wrreq;			//写请求信号
    wire  [7:0]			data;				// 写入FIFO的数据
    wire					wrempty;		   // FIFO空信号
    wire					wrfull;			// FIFO写满信号
    wire              wrusedw ;      // 写入FIFO中的数据量
    
    wire  				rdreq;			// 读请求信号
    wire	[7:0]			q;					// 从FIFO输出的数据
    wire					rdempty;			// FIFO读空信号
    wire					rdfull;			// FIFO读满信号
    wire              rdusedw ;      // 读出FIFO中的数据量
    //*****************************************************
    //**                    main code
    //*****************************************************			
    //例化FIFO模块
    fifo u_fifo(
        .wrclk   ( sys_clk ),         // 写时钟
        .wrreq   ( wrreq   ),         // 写请求
        .data    ( data    ),         // 写入FIFO的数据
        .wrempty ( wrempty ),         // 写空信号
        .wrfull  ( wrfull  ),         // 写满信号
        .wrusedw ( wrusedw ),         // 写侧数据量
        
        .rdclk   ( sys_clk ),         // 读时钟
        .rdreq   ( rdreq   ),         // 读请求
        .q       ( q       ),         // 从FIFO输出的数据
        .rdempty ( rdempty ),         // 读空信号
        .rdfull  ( rdfull  ),         // 读满信号
        .rdusedw ( rdusedw )          // 读侧数据量
    );
    //例化写FIFO模块
    fifo_wr u_fifo_wr(
        .clk     (sys_clk ),          // 写时钟
        .rst_n   (sys_rst_n),         // 复位信号
    
        .wrreq   (wrreq   ),          // 写请求
        .data    (data    ),          // 写入FIFO的数据
        .wrempty (wrempty ),          // 写空信号
        .wrfull  (wrfull  )           // 写满信号
    );
    
    //例化读FIFO模块
    fifo_rd u_fifo_rd(
        .clk     (sys_clk ),          // 读时钟
        .rst_n   (sys_rst_n),         // 复位信号
    
        .rdreq   (rdreq   ),          // 读请求
        .data    (q       ),          // 从FIFO输出的数据
        .rdempty (rdempty ),          // 读空信号
        .rdfull  (rdfull  )           // 读满信号
    );
    
    endmodule
    
    
    
    
    
    
    
    
    
    ```//*********************************************************
    //				写FIFO模块
    //************************************************************
    module  fifo_wr(
     //mudule clock
    	input			    	clk,				//模块时钟信号
    	input				   rst_n,			//模块复位信号
     //user interface	
    	input 		   	wrempty,			//FIFO空信号
    	input				   wrfull,			//FIFO写满信号
    	output  reg		   wrreq,			//写请求信号
    	output  reg [7:0]	data				//写入FIFO的数据
    );
    //reg define
    reg	[1:0]     flow_cnt;						//状态计数
    //*****************************************************
    //**                    main code
    //*****************************************************
    
    //向FIFO中写入数据
    always @(posedge clk or negedge rst_n) begin
        if(!rst_n) begin
            wrreq <= 1'b0;
            data  <= 8'd0;
            flow_cnt <= 2'd0;
        end
        else begin
            case(flow_cnt)
                2'd0: begin 
                    if(wrempty) begin     //写空时,写请求拉高,跳到下一个状态
                        wrreq <= 1'b1;
                        flow_cnt <= flow_cnt + 1'b1;
                    end 
                    else
                        flow_cnt <= flow_cnt;
                end 
                2'd1: begin               //写满时,写请求拉低,跳回上一个状态
                    if(wrfull) begin
                        wrreq <= 1'b0;
                        data  <= 8'd0;
                        flow_cnt <= 2'd0;
                    end
                    else begin            //没有写满的时候,写请求拉高,继续输入数据
                        wrreq <= 1'b1;
                        data  <= data + 1'd1;
                    end
                end 
                default: flow_cnt <= 2'd0;
            endcase
        end
    end
    
    endmodule
    
    
    
    
    
    
    //*********************************************************
    //				读FIFO模块
    //*********************************************************
    module  fifo_rd(
     //mudule clock
    	input				clk,
    	input				rst_n,
     //user interface	
    	input		[7:0]	data,				// 从FIFO输出的数据
    	input          rdfull ,       // FIFO读满信号
       input          rdempty,       // FIFO读空信号
       output  reg    rdreq          // 读请求
    
    );
    //reg define
    reg   [7:0]          data_fifo;      // 读取的FIFO数据
    reg   [1:0]          flow_cnt ;      // 状态流转计数
    //*****************************************************
    //**                    main code
    //*****************************************************
    
    //从FIFO中读取数据
    always @(posedge clk or negedge rst_n) begin
        if(!rst_n) begin
            rdreq <= 1'b0;
            data_fifo <= 8'd0;
        end
        else begin
            case(flow_cnt)			
                2'd0: begin
                    if(rdfull) begin				//当FIFO寄存器中数据写满时,拉高读请求信号,并跳转到下一读状态
                        rdreq <= 1'b1;
                        flow_cnt <= flow_cnt + 1'b1;
                    end
                    else
                        flow_cnt <= flow_cnt;
                end 
                2'd1: begin
                    if(rdempty) begin			//当FIFO被读空时,拉低读请求信号
                        rdreq <= 1'b0;
                        data_fifo <= 8'd0;
                        flow_cnt  <= 2'd0;
                    end
                    else begin						//读取数据
                        rdreq <= 1'b1;			
                        data_fifo <= data;
                    end 
                end 
                default: flow_cnt <= 2'd0;
            endcase
        end
    end 
    endmodule
    
    
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  • FIFO 请求分页式存储管理 henbucuode daima
  • FIFO简介(first-in-first-out) 一个先进先出的存储器,一般用于不同时钟域(频率/相位不同)之间的数据传输(避免数据传输过程中的亚稳态,作为缓存),也常用于来实现不同位宽的接口的数据匹配 实验任务 ...

    FIFO简介(first-in-first-out)

    一个先进先出的存储器,一般用于不同时钟域(频率/相位不同)之间的数据传输(避免数据传输过程中的亚稳态,作为缓存),也常用于来实现不同位宽的接口的数据匹配

    实验任务

     在FIFO中写入256个数据,然后从FIFO中读出,验证是否正确

    程序设计

    系统框图

     

    重要参数:

     写模块:

    wrempty写空标志  wrfull写满标志

    data写入数据  wrreq写使能(请求)

    读模块:

    rdempty读空标志  rdfull读满标志

    q读出数据  rdreq读使能(请求)

    (下划线均为ip核内部产生,具体原理参考以下两篇博文

    https://www.cnblogs.com/BitArt/archive/2013/04/10/3010073.html

    https://www.cnblogs.com/xuqing125/p/8337586.html  )

    //写模块
    module fifo_wr(
        //mudule clock
        input                   clk    ,        // 时钟信号
        input                   rst_n  ,        // 复位信号
    
        //user interface
        input                   wrempty,        // 写空信号
        input                   wrfull ,        // 写满信号
        output    reg  [7:0]    data   ,        // 写入FIFO的数据
        output    reg           wrreq           // 写请求
    );
    
    //reg define
    reg   [1:0]         flow_cnt;               // 状态流转计数
    
    //*****************************************************
    //**                    main code
    //*****************************************************
    
    //向FIFO中写入数据
    always @(posedge clk or negedge rst_n) begin
        if(!rst_n) begin
            wrreq <= 1'b0;
            data  <= 8'd0;
            flow_cnt <= 2'd0;
        end
        else begin
            case(flow_cnt)
                2'd0: begin 
                    if(wrempty) begin     //写空时,写请求拉高,跳到下一个状态
                        wrreq <= 1'b1;
                        flow_cnt <= flow_cnt + 1'b1;
                    end 
                    else
                        flow_cnt <= flow_cnt;
                end 
                2'd1: begin               //写满时,写请求拉低,跳回上一个状态
                    if(wrfull) begin
                        wrreq <= 1'b0;
                        data  <= 8'd0;
                        flow_cnt <= 2'd0;
                    end
                    else begin            //没有写满的时候,写请求拉高,继续输入数据
                        wrreq <= 1'b1;
                        data  <= data + 1'd1;
                    end
                end 
                default: flow_cnt <= 2'd0;
            endcase
        end
    end
    
    endmodule

     将要写满时,FIFO ip核产生写满标志,写使能拉低,写入数据归零,停止写入(状态机跳为0,在写空标志来之前,保持状态)。

    FIFO读空后,读使能拉低,产生写空标志,下个时钟到来时,写请求拉高,跳入状态1,写满标志来之前,写使能持续拉高,继续输入数据。


    //读模块
    module fifo_rd(
        //system clock
        input                    clk    ,        // 时钟信号
        input                    rst_n  ,        // 复位信号(低有效)
    
        //user interface
        input           [7:0]    data   ,        // 从FIFO输出的数据
        input                    rdfull ,        // 读满信号
        input                    rdempty,        // 读空信号
        output   reg             rdreq           // 读请求
    );
    
    //reg define
    reg   [7:0]                  data_fifo;      // 读取的FIFO数据
    reg   [1:0]                  flow_cnt ;      // 状态流转计数
    
    //*****************************************************
    //**                    main code
    //*****************************************************
    
    //从FIFO中读取数据
    always @(posedge clk or negedge rst_n) begin
        if(!rst_n) begin
            rdreq <= 1'b0;
            data_fifo <= 8'd0;
        end
        else begin
            case(flow_cnt)
                2'd0: begin
                    if(rdfull) begin
                        rdreq <= 1'b1;
                        flow_cnt <= flow_cnt + 1'b1;
                    end
                    else
                        flow_cnt <= flow_cnt;
                end 
                2'd1: begin
                    if(rdempty) begin
                        rdreq <= 1'b0;
                        data_fifo <= 8'd0;
                        flow_cnt  <= 2'd0;
                    end
                    else begin
                        rdreq <= 1'b1;
                        data_fifo <= data;
                    end 
                end 
                default: flow_cnt <= 2'd0;
            endcase
        end
    end
    
    endmodule

     写满后,经过延迟,ip核输出读满标志,读使能拉高,跳入下一个状态(1),在读空标志到达前,保持读使能拉高,不断读出数据。

    将要读空时,ip核产生读空标志,读使能拉低,读出数据归零,跳回状态(0),在读满标志到来前保持状态。


    //顶层模块
    module ip_fifo(
        input    sys_clk    ,         // 时钟信号
        input    sys_rst_n            // 复位信号
    );
    
    //wire define
    wire            wrreq   ;         // 写请求信号
    wire    [7:0]   data    ;         // 写入FIFO的数据
    wire            wrempty ;         // 写侧空信号
    wire            wrfull  ;         // 写侧满信号
    wire            wrusedw ;         // 写侧FIFO中的数据量
    
    wire            rdreq   ;         // 读请求信号
    wire    [7:0]   q       ;         // 从FIFO输出的数据
    wire            rdempty ;         // 读侧空信号
    wire            rdfull  ;         // 读侧满信号
    wire            rdusedw ;         // 读侧FIFO中的数据量
    //*****************************************************
    //**                    main code
    //*****************************************************
    
    //例化FIFO模块
    fifo u_fifo(
        .wrclk   ( sys_clk ),         // 写时钟
        .wrreq   ( wrreq   ),         // 写请求
        .data    ( data    ),         // 写入FIFO的数据
        .wrempty ( wrempty ),         // 写空信号
        .wrfull  ( wrfull  ),         // 写满信号
        .wrusedw ( wrusedw ),         // 写侧数据量
        
        .rdclk   ( sys_clk ),         // 读时钟
        .rdreq   ( rdreq   ),         // 读请求
        .q       ( q       ),         // 从FIFO输出的数据
        .rdempty ( rdempty ),         // 读空信号
        .rdfull  ( rdfull  ),         // 读满信号
        .rdusedw ( rdusedw )          // 读侧数据量
    );
    
    //例化写FIFO模块
    fifo_wr u_fifo_wr(
        .clk     (sys_clk ),          // 写时钟
        .rst_n   (sys_rst_n),         // 复位信号
    
        .wrreq   (wrreq   ),          // 写请求
        .data    (data    ),          // 写入FIFO的数据
        .wrempty (wrempty ),          // 写空信号
        .wrfull  (wrfull  )           // 写满信号
    );
    
    //例化读FIFO模块
    fifo_rd u_fifo_rd(
        .clk     (sys_clk ),          // 读时钟
        .rst_n   (sys_rst_n),         // 复位信号
    
        .rdreq   (rdreq   ),          // 读请求
        .data    (q       ),          // 从FIFO输出的数据
        .rdempty (rdempty ),          // 读空信号
        .rdfull  (rdfull  )           // 读满信号
    );
    
    endmodule 

    仿真:

     

     

     

     分析与总结

    问题一:fifo原理指针部分还完全理解

    问题二:若设置输出引脚data_fifo将数据读出,首位读出为ff,末尾读出数据为零,且未读到ff

            解决方法:原因:时钟到来时,读使能标志标志拉高的同时输出了一个值;读空信号和归零同时发生。故分别延迟一个时钟周期再进行赋值即可解决。

    `timescale 1ns/1ns
    module fifo_rd(
        //system clock
        input                    clk    ,        // 时钟信号
        input                    rst_n  ,        // 复位信号(低有效)
    
        //user interface
        input           [7:0]    data   ,        // 从FIFO输出的数据
        input                    rdfull ,        // 读满信号
        input                    rdempty,        // 读空信号
        output                   rdreq  ,        // 读请求
        output reg      [7:0]    data_fifo       // 读取的FIFO数据
        
    );
    
    //   define
    reg                          rdreq_t;
    reg   [1:0]                  flow_cnt ;      // 状态流转计数
    
    assign rdreq = ~rdempty & rdreq_t;
    
    //*****************************************************
    //**                    main code
    //*****************************************************
    
    //从FIFO中读取数据
    always @(posedge clk or negedge rst_n) begin
        if(!rst_n) begin
            rdreq_t <= 1'b0;
            data_fifo <= 8'd0;
        end
        else begin
            case(flow_cnt)
                2'd0: begin
                    if(rdfull) begin
                        rdreq_t <= 1'b1;
                        flow_cnt <= flow_cnt + 1'b1;
                    end
                    else
                        flow_cnt <= flow_cnt;
                end 
                2'd1: begin
                    if(rdempty) begin
                        rdreq_t <= 1'b0;
                        #20 data_fifo <= 8'd0;   //延时赋值
                        flow_cnt  <= 2'd0;
                    end
                    else begin
                        rdreq_t <= 1'b1;
                        #20 data_fifo <= data;   //延时赋值
                    end 
                end 
                default: flow_cnt <= 2'd0;
            endcase
        end
    end
    
    endmodule

    仿真结果:

     

     

    代码来自正点原子

    展开全文
  • opt lru fifo请求掉页

    2010-01-07 11:03:22
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    千次阅读 2014-12-02 16:33:53
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    千次阅读 2017-09-29 20:56:49
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  • 操作系统实现请求分页存储管理页面Optimal、FIFO、LRU调度算法论文
  • 请求页式管理缺页中断模拟设计--FIFO、LRU 页式段式管理

空空如也

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